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KR100474543B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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KR100474543B1 KR10-1998-0025983A KR19980025983A KR100474543B1 KR 100474543 B1 KR100474543 B1 KR 100474543B1 KR 19980025983 A KR19980025983 A KR 19980025983A KR 100474543 B1 KR100474543 B1 KR 100474543B1
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 하나의 기판에 다양한 Vt값을 갖는 소자를 구비하는 장치에서 소자분리 공정후에 N채널 Vt 이온주입을 실시하고, 반도체기판의 N웰 및 P웰상에 희생산화막을 형성하고, 나머지 다른 Vt를 필요로하는 부분상에 SPG막을 형성한 후에 NMOS 및 PMOS를 형성하여 서로 다른 Vt를 갖는 MOS를 간단한 공정으로 형성하였으므로, 공정이 간단해지고, 이온주입에 따른 기판 손상이 방지되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 별도의 마스크 공정이나 웰 공정 없이 선택적 다결정실리콘 성장(selective poly-Si growing; 이하 SPG라 칭함) 방법으로 서로 다른 문턱전압을 갖는 트랜지스터를 형성하여 공정을 단순하여 수율이 향상되며, 소자의 동작 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자가 고집적화되어 감에 따라 하나의 기판에 서로 다른 Vt를 갖는 소자를 형성하여야할 필요성이 대두되고, 이를 위하여 한가지 도전형의 반도체기판에 P 및 N웰 영역을 형성하고, 서로 다른 도전형의 웰영역내에도 별도의 웰영역들을 형성하는 3중 웰 구조를 갖도록하거나, 마스크 공정으로 Vt를 조절하게 된다.
예를들어 P 및 N모스 트랜지스터를 함께가지는 씨모스(complementry MOS) 트랜지스터는 소비전력이 매우 적고, 동작속도가 매우 빠른 이점이 있다.
종래 3중 웰 구조를 갖는 반도체소자의 제조 방법에 관하여 살펴보면 다음과 같다.
먼저, 실리콘 웨이퍼 반도체기판상에 소자분리를 위한 패드산화막과 질화막 패턴을 형성하고, 상기 질화막패턴에 의해 노출되어있는 반도체기판의 하부에 N웰 형성을 위한 불순물을 이온주입한 후, 열산화 공정을 실시하여 상기 질화막 패턴에 의해 노출되어있는 반도체기판에 소자분리 산화막을 형성함과 동시에 상기 불순물을 확산시켜 N웰을 형성한다.
그다음 상기 반도체기판의 N웰이나 그 외부에 P웰 및 R웰 형성을 위한 고에너지 이온주입하고 확산시켜 P웰과 R웰을 동시에 형성한다.
상기에서 N웰 형성시 R웰을 위한 N웰도 함께 형성하는데, 셀영역이나 주변회로영역 모두 열확산이 아닌 N웰 마스크나 추가된 셀-웰 마스크를 이용하여 고에너지 이온주입으로 N웰을 형성하는데, N웰의 도핑 프로파일을 완만하게 하기 위하여 여러 에너지 단계의 이온주입을 실시하며, 이온주입에 따른 결함을 보상하고자 열처리 공정을 거치게 된다.
또한 마스크 공정에 의한 Vt 조절은 상기와 같이 형성된 웰의 소정 부분에 Vt 조절용 이온을 주입하여 트랜지스터의 Vt를 조절하게 된다.
상기와 같은 종래 기술에 따른 반도체소자의 Vt 조절방법은 3중웰을 형성하거나 필요한 영여에 마스크를 이용한 Vt 조절용 이온주입등의 방법으로 트랜지스터의 Vt를 조절하는데, 이러한 방법은 공정이 복잡하고, 수차례의 공정에 의해 기판 표면에 손상되는 등의 불량 발생 원인으로 공정수율 및 소자동작의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 SPG 방법으로 서로 Vt가 다른 트랜지스터를 형성하여 공정이 간단하고 기판 손상을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 소자분리 산화막을 형성하는 공정과,
상기 반도체기판의 일측 및 타측에 N웰 및 P웰을 형성하는 공정과,
상기 반도체기판의 NMOS를 형성할 영역에 N채널 이온주입을 실시하는 공정과,
상기 반도체기판의 전표면에 희생산화막을 형성하는 공정과,
상기 반도체기판에서 다른 Vt를 가지는 소자가 형성될 부분상의 희생산화막을 제거하는 공정과,
상기 희생산화막이 제거되어 노출되어있는 반도체기판상에 SPG막을 형성하는 공정과,
상기 남아 있는 희생산화막을 제거하는 공정과,
상기 SPG막과 반도체기판상에 게이트산화막을 형성하는 공정과,
상기 게이트 산화막상에 게이트전극을 형성하는 공정과,
상기 게이트전극 양측의 반도체기판과 SPG막에 N- 저농도 불순물영역을 형성하는 공정과,
상기 SPG막-N웰 및 P웰상의 N- 저농도 불순물영역에 각각 N+와 P+의 고농도 불순물영역을 형성하여 SPG막상에 낮은 Vt를 갖는 NMOS와 노말 Vt를 갖는 NMOS 및 PMOS를 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체소자의 삼중웰 제조공정도이다.
먼저, 제1도전형, 예를들어 P형 실리콘 웨이퍼 반도체기판(10)상에 통상의 소자분리 방법으로 소자분리 산화막(12)을 형성하고, 상기 반도체기판(10)상에 희생산화막(14)을 형성한다.
그다음 상기 반도체기판(10)의 일측에 N웰(16)과 P웰(18)을 형성하고, 상기 반도체기판(10)에서 NMOS 영역으로 예정되어있는 부분을 노출시키는 제1감광막패턴(20)을 형성한 후, 상기 노출된 반도체기판(10)에 N채널 이온주입(도시되지 않음)을 실시한다. 상기 N채널 이온주입은 희생산화막(14) 형성전에 실시할 수도 있다. (도 1a 참조).
그후, 상기 제1감광막패턴(20)을 제거하고, 반도체기판(10)에서 다른 Vt를 갖는 소자 영역으로 예정되어있는 부분을 노출시키는 제2감광막패턴(22)을 희생산화막(14)상에 형성한 후, 상기 제2감광막패턴(22)에 의해 노출되어있는 희생산화막(14)을 제거하고, (도 1b 참조), 상기 제2감광막패턴(22)을 제거한후, 상기 노출되어있는 반도체기판(10)상에 SPG막(24)을 형성한다. (도 1c 참조).
그다음, 상기 남아 있는 희생산화막(14)을 전부 제거하고, 상기 반도체기판(10)과 SPG막(24)상에 게이트 산화막(26)을 형성하고, 상기 게이트 산화막(26)상에 게이트전극(28)을 형성한다. (도 1d 참조).
그후, 상기 게이트전극(28) 양측의 반도체기판(10)과 SPG막(24)에 N- 저농도 불순물영역(30)을 형성하고, (도 1e 참조), 각각의 게이트전극(28) 측벽에 산화막 재질의 절연 스페이서(32)를 형성한 후, 상기 스페이서(32)양측에 고농도 불순물영역을 형성하되, 상기 SPG막(24)과 N웰 반도체기판(10)상에는 N+ 고농도 불순물영역(34)을 형성하고, P웰 반도체기판(10)상에는 P+ 고농도 불순물영역(36)을 형성한다. 여기서 상기 SPG막(24)상에 형성된 NMOS는 낮은 Vt를가지며, N웰 및 P웰에 형성된 NMOS 및 PMOS는 각각 노말한 Vt를 갖는 MOS가 된다. (도 1f 참조).
상기에서는 낮은 Vt의 MOS를 SPG상에 형성하였으나, SPG막상에 PMOS를 형성하면 또 다른 Vt를 갖도록 할수도 있다.
상기한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 소자분리 공정후에 N채널 Vt 이온주입을 실시하고, 반도체기판의 N웰 및 P웰상에 희생산화막을 형성하고, 나머지 다른 Vt를 필요로하는 부분상에 SPG막을 형성한 후에 NMOS 및 PMOS를 형성하여 서로 다른 Vt를 갖는 MOS를 간단한 공정으로 형성하였으므로, 공정이 간단해지고, 이온주입에 따른 기판 손상이 방지되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 소자분리 산화막
14 : 희생산화막 16 : N웰
18 : P웰 20,22 : 감광막패턴
24 : SPG막 26 : 게이트 산화막
28 : 게이트전극 30 : N- 저농도 불순물영역
32 : 절연 스페이서 34 : N+ 고농도 불순물영역
36 : P+ 고농도 불순물영역

Claims (1)

  1. 반도체기판상에 소자분리 산화막을 형성하는 공정과,
    상기 반도체기판의 일측 및 타측에 N웰 및 P웰을 형성하는 공정과,
    상기 반도체기판의 NMOS를 형성할 영역에 N채널 이온주입을 실시하는 공정과,
    상기 반도체기판의 전표면에 희생산화막을 형성하는 공정과,
    상기 반도체기판에서 다른 Vt를 가지는 소자가 형성될 부분상의 희생산화막을 제거하는 공정과,
    상기 희생산화막이 제거되어 노출되어있는 반도체기판상에 SPG막을 형성하는 공정과,
    상기 남아 있는 희생산화막을 제거하는 공정과,
    상기 SPG막과 반도체기판상에 게이트산화막을 형성하는 공정과,
    상기 게이트 산화막상에 게이트전극을 형성하는 공정과,
    상기 게이트전극 양측의 반도체기판과 SPG막에 N- 저농도 불순물영역을 형성하는 공정과,
    상기 SPG막-N웰 및 P웰상의 N- 저농도 불순물영역에 각각 N+와 P+의 고농도 불순물영역을 형성하여 SPG막상에 낮은 Vt를 갖는 NMOS와 노말 Vt를 갖는 NMOS 및 다른 Vt를 갖는 PMOS를 형성하는 공정을 구비하는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR900005343A (ko) * 1988-09-14 1990-04-14 아오이 죠이치 패턴 데이터 발생장치
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