JPH05100853A

JPH05100853A - デバツグサポート機能付データ処理装置

Info

Publication number: JPH05100853A
Application number: JP3259119A
Authority: JP
Inventors: Hiromi Okazaki; 弘美岡崎; Yoshio Kasai; 善夫河西
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-07
Filing date: 1991-10-07
Publication date: 1993-04-23

Abstract

(57)【要約】【目的】デバッグサポート機能を内蔵し、パイプライ
ン処理を行なうデータ処理装置において、命令とオペラ
ンドアクセスの対応を明確にすることにより、プログラ
ムデバッグを容易にする。【構成】デバッグ環境を制御するレジスタ内に、命令
とオペランドアクセスの対応を明確にするかどうかを指
定するビットを備え、上記ビットをセットしたとき、オ
ペランドアクセスサイクルの後にオペランドアクセスに
対応した命令のプログラムカウンタ（ＰＣ）値を出力す
る。たとえば、第４のサイクルのオペランドアクセス後
に、オペランドアクセスに対応する命令ＡのＰＣ値とし
て”０番地”を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、たとえば、デバッグ
サポート機能を有し、パイプライン処理を行なうデータ
処理装置に関するものである。

【０００２】

【従来の技術】通常、各々の命令の実行は、命令の読み
出し、命令デコード、オペランドアドレスの計算、オペ
ランドデータ読み出し、演算実行、結果の格納など、数
サイクルの逐次的操作を経て終了する。従来よりデータ
処理装置のなかには、高速処理を達成するために、これ
らの動作を分割して流れ作業的に行なうことによって、
複数の命令の実行を同時に重ね合わせて行ない、理想的
には１サイクル（１つの逐次的操作の実行時間）ごとに
１命令の実行結果が得られる、パイプライン処理機構を
有するものがある。

【０００３】また、データ処理装置内部にデバッグ機能
を有することにより、プログラムの開発効率を向上させ
ているものがある。

【０００４】図５は従来のデータ処理装置の一例の機能
ブロックを示すものである。ＣＰＵ１ａ中の２は、命令
をフェッチして命令キュー３に入力する命令フェッチス
テージ（以下ＩＦステージとする）、４はＩＦステージ
から受け取った命令のデコードを行なうデコーダー５を
含んだ命令デコードステージ（以下Ｄステージとする）
で、命令コードや、アドレス計算情報コード生成すると
ともに、各命令のプログラムカウンタ（以下ＰＣとす
る）値を計算し、出力する。６はＤステージで生成され
たアドレス計算情報コードによって、オペランドのアド
レス計算を行ない、実効アドレスをフェッチする、オペ
ランドアドレス計算ステージ（以下Ａステージとす
る）、７は命令実行に必要なデータを、Ａステージで計
算したオペランドの実効アドレスからフェッチする、オ
ペランドフェッチステージ（以下Ｆステージとする）、
８は、指定された命令の実行を行なう命令実行ステージ
（以下Ｅステージ）で、ここには、３２ビットの汎用レ
ジスタ群９や制御レジスタ群１０ａ、および演算器１１
などが含まれ、命令実行結果をオペランドへと書き込
む。１２は外部メモリとの通信を制御するバスインター
フェース部で、ＩＦステージ２から生じる外部メモリ１
３に対する命令フェッチ要求や、Ａステージ６から生じ
る外部メモリ１３に対する実効アドレス計算に必要なデ
ータの読み込み要求、Ｆステージ７から生じる外部メモ
リ１３に対するオペランドデータ読み込み要求、Ｅステ
ージ８から生じる外部メモリ１３に対するオペランドア
クセス（リードまたはライト）要求などを調停する。

【０００５】２３はクロック信号（以下ＣＬＫとす
る）、２４は”Ｌ”で有効となる、バスサイクルの開始
を示すバススタート信号（以下ＢＳとする）、２２は外
部メモリ１３のアドレスを指定するアドレスバス（以下
ＡＤとする）、２１は外部メモリ１３とＣＰＵ１ａとで
データの転送を行なうデータバス（以下Ｄとする）、２
５は”Ｈ”でリードを示し、”Ｌ”でライトを示し、デ
ータ転送の方向を示すリード／ライト信号（以下Ｒ／Ｗ
とする）、２６は”Ｌ”で有効となる、データ転送の完
了を示すデータトランスファコンプリート信号（以下Ｄ
Ｃとする）である。

【０００６】図６は図５の制御レジスタ１０ａのうち、
デバッグ環境を制御するデバッグ環境制御レジスタ（以
下ＤＢＣレジスタとする）を詳しく表わしたもので、Ｓ
Ａビット３１によりトレースモードでデバッグ事象を検
出したかどうかを表わし、ＥＡビット３２により命令実
行によりデバッグ事象を検出したかどうか、ＲＡビット
３３によりオペランドからの読み出しでデバッグ事象を
検出したかどうか、ＷＡビット３４によりオペランドへ
の書き込みによりデバッグ事象を検出したかどうかを表
わしている。

【０００７】外部メモリ１３の０番地から２番地に、そ
れぞれ命令Ａ、Ｂ、Ｃが格納されており、これらの命令
がＣＰＵ１ａに順に読み込まれてパイプライン処理され
るときの各ステージでの命令処理の流れと、各サイクル
でのバスオペレーションの様子を図７を用いて説明す
る。

【０００８】バスサイクルはＣＰＵ１ａがＢＳ２４をア
サートすることにより開始し、外部メモリ１３よりＤＣ
２６が入力されることにより終了する。ＢＳアサートと
同時にＡＤ２２，Ｒ／Ｗ２５も出力される。図７の第１
サイクルでは、ＣＰＵ１ａがＢＳ２４をアサートし、転
送方向Ｒ／Ｗ＝”Ｈ”を出力してＡＤ２２から外部メモ
リ１３の０番地を指定するアドレス信号を出し、０番地
の命令ＡをＤ２１を通して読み込み、ＩＦステージ２の
命令キュー３に格納する。バスサイクルはＤＣ２６の入
力により終了する。第２サイクルでは、ＣＰＵ１ａがＢ
Ｓ２４をアサートし、命令ＡはＤステージ４へと送ら
れ、デコーダー５でデコードされる。また命令ＡのＰＣ
値が計算される。第２サイクルではＢＳ２４アサートと
同時に、ＣＰＵ１ａが転送方向Ｒ／Ｗ＝”Ｈ”を出力し
てＡＤ２２から外部メモリ１３の１番地を指定するアド
レス信号を出し、１番地から命令ＢをＤ２１を通してＩ
Ｆステージ２の命令キュー３に格納する。第３サイクル
では、ＩＦステージ２で命令Ｃのフェッチ、Ｄステージ
４で命令Ｂのデコード、Ａステージ６で命令Ａのオペラ
ンドのアドレス計算と、３つの処理が同時に行なわれ
る。このように、基本的には１サイクルごとに命令が各
ステージを流れて処理されていく。

【０００９】しかし第５サイクルでは、Ｅステージ８で
の命令Ａの外部メモリ１３への書き込み要求と、Ｆステ
ージ７での命令Ｂの外部メモリ１３からのオペランド読
み込み要求の２つのメモリアクセス要求が同時に起こる
ので、バスインターフェース部１２で調停を行ない、こ
こではＥステージ８での命令Ａのメモリへの書き込みを
優先させ、この処理が終わるまで、命令ＢのＦステージ
７での処理が遅延される。第５サイクルでの外部メモリ
１３への書き込み動作は、ＢＳ２４をアサートすること
で始まり、つぎにＲ／Ｗ＝”Ｌ”を出力し、ＡＤ２２か
らアドレスを出力する。その後データをＤ２１より出力
し、ＤＣ２６の入力によりバスサイクルを終了する。

【００１０】また第６サイクルでは、Ｆステージ７で命
令Ｂのオペランドが外部メモリ１３から読み込まれるの
で、命令Ｃの処理は、Ａステージ６でＦステージ７が空
くのを待っている間、遅延される。このように次ステー
ジで前命令の処理が行なわれている間も、その処理が完
了するまで処理が遅延される。

【００１１】上記のように、従来のパイプライン処理を
行なうデータ処理装置では、命令をフェッチしてから処
理を完全におえるまでに時差があり、複数個の命令を同
時に処理するので、デバッグ環境を制御するレジスタを
参照することによって、デバッグ事象が発生しているか
否かを判定できるが、オペランドアクセスが行なわれた
ときに、そのアクセスがどの命令によって行なわれたか
等の情報を瞬時に得ることはできなかった。

【００１２】

【発明が解決しようとする課題】この発明はかかる問題
を解決するためになされたもので、デバッグ作業時に命
令とオペランドアクセスの対応を明確にして、プログラ
ムデバッグを容易にすることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係るデータ処
理装置は、たとえば、デバッグ環境を制御するレジスタ
等の中に命令とオペランドアクセスの対応を明確にする
モードを指定するビット（モード指定手段の一例）を備
え、オペランドアクセスに対応する命令のＰＣ値（識別
子の一例）を出力する命令識別手段を備えたものであ
る。

【００１４】

【作用】この発明によれば、デバッグ環境を制御するレ
ジスタ中の上記のビット（モード指定手段）がセットさ
れているとき、命令識別手段がオペランドアクセスのバ
スサイクル中または前後に、そのオペランドアクセスに
対応する命令のＰＣ値を出力する。

【００１５】

【実施例】

実施例１．以下この発明の一実施例として、デバッグ環
境を制御するレジスタを持ち、前記レジスタ中に命令と
オペランドの対応を明確にするために、オペランドアク
セスのバスサイクルの後に、対応する命令のＰＣ値を出
力するかどうかを指定するビットを持つパイプラインデ
ータ処理装置について、図１〜図３を用いて説明する。

【００１６】図１は本発明のデータ処理装置の一例の機
能ブロックを示すものである。ＣＰＵ１ｂ中の２は、命
令をフェッチして命令キュー３に入力する命令フェッチ
ステージ（以下ＩＦステージとする）、４はＩＦステー
ジから受け取った命令のデコードを行なうデコーダー５
を含んだ命令デコードステージ（以下Ｄステージとす
る）で、命令コードや、アドレス計算情報コード生成す
るとともに、各命令のプログラムカウンタ（以下ＰＣと
する）値を計算し、出力する。６はＤステージで生成さ
れたアドレス計算情報コードによってオペランドのアド
レス計算を行ない、実効アドレスをフェッチする、オペ
ランドアドレス計算ステージ（以下Ａステージとす
る）、７は、命令実行に必要なデータを、Ａステージで
計算したオペランドの実効アドレスからフェッチする、
オペランドフェッチステージ（以下Ｆステージとす
る）、８は、指定された命令の実行を行なう命令実行ス
テージ（以下Ｅステージ）で、ここには、３２ビットの
汎用レジスタ群９や制御レジスタ群１０ｂ、および演算
器１１などが含まれ、命令実行結果をオペランドへと書
き込む。１２は外部メモリとの通信を制御するバスイン
ターフェース部で、ＩＦステージ２から生じる外部メモ
リ１３に対する命令フェッチ要求や、Ａステージ６から
生じる外部メモリ１３に対する実効アドレス計算に必要
なデータの読み込み要求、Ｆステージ７から生じる外部
メモリ１３に対するオペランドデータ読み込み要求、Ｅ
ステージ８から生じる外部メモリ１３に対するオペラン
ドアクセス（リードまたはライト）要求などを調停す
る。

【００１７】２３はクロック信号（以下ＣＬＫとす
る）、２４はバスサイクルの開始を示すバススタート信
号（以下ＢＳとする）、２２は外部メモリ１３のアドレ
スを指定するアドレスバス（以下ＡＤとする）、２１は
外部メモリ１３とＣＰＵ１ｂとでデータの転送を行なう
データバス（以下Ｄとする）、２５はデータ転送の方向
を示すリード／ライト信号（以下Ｒ／Ｗとする）、２６
はデータ転送の完了を示すデータトランスファコンプリ
ート信号（以下ＤＣとする）である。

【００１８】図２は図１の制御レジスタ１０ｂのうち、
本発明のデータ処理装置のデバッグ環境を制御するデバ
ッグ環境制御レジスタ（以下ＤＢＣレジスタとする）を
詳しく表わしたもので、Ａビット３５によりオペランド
アクセスの後に、対応する命令のＰＣ値を出力するかど
うかを指定し、ＳＡビット３１によりトレースモードで
デバッグ事象を検出したかどうかを表わし、ＥＡビット
３２により命令実行によりデバッグ事象を検出したかど
うか、ＲＡビット３３によりオペランドからの読み出し
でデバッグ事象を検出したかどうか、ＷＡビット３４に
よりオペランドへの書き込みによりデバッグ事象を検出
したかどうかを表わしている。

【００１９】外部メモリ１３の０番地から２番地に、そ
れぞれ命令Ａ、Ｂ、Ｃが格納されており、これらの命令
がＣＰＵ１ｂに順に読み込まれてパイプライン処理され
るときの各ステージでの命令処理の流れと、各サイクル
でのバスオペレーションの様子を図３を用いて説明す
る。

【００２０】バスサイクルはＣＰＵ１ｂがＢＳ２４をア
サートすることにより開始し、外部メモリ１３よりＤＣ
２６が入力されることにより終了する。ＢＳアサートと
同時にＡＤ２２，Ｒ／Ｗ２５も出力される。図３の第１
サイクルでは、ＣＰＵ１ｂがＢＳ２４をアサートし、転
送方向Ｒ／Ｗ＝”Ｈ”を出力してＡＤ２２から外部メモ
リ１３の０番地を指定するアドレス信号を出し、０番地
の命令ＡをＤ２１を通して読み込み、ＩＦステージ２の
命令キュー３に格納する。バスサイクルはＤＣ２６の入
力により終了する。第２サイクルでは、ＣＰＵ１ｂがＢ
Ｓ２４をアサートし、命令ＡはＤステージ４へと送ら
れ、デコーダー５でデコードされる。また命令ＡのＰＣ
値が計算される。第２サイクルではＢＳ２４アサートと
同時に、ＣＰＵ１ｂが転送方向Ｒ／Ｗ＝”Ｈ”を出力し
てＡＤ２２から外部メモリ１３の１番地を指定するアド
レス信号を出し、１番地から命令ＢをＤ２１を通してＩ
Ｆステージ２の命令キュー３に格納する。第３サイクル
では、ＩＦステージ２で命令Ｃのフェッチ、Ｄステージ
４で命令Ｂのデコード、Ａステージ６で命令Ａのオペラ
ンドのアドレス計算と、３つの処理が同時に行なわれ
る。このように、オペランドアクセスがない場合、従来
のデータ処理装置と同様、基本的に１サイクルごとに命
令が各ステージを流れて処理されていく。

【００２１】第４サイクルでは命令Ａのオペランドをフ
ェッチするためにオペランドアクセスが起こっている。
このような場合、オペランドアクセスのすぐ後のサイク
ル、すなわち第５サイクルでは、オペランドアクセスを
起こした命令ＡのＰＣ値０を信号線ＡＤ２２へと出力す
る。この時、Ｒ／Ｗ２５はＨのままでＢＳ２４はアサー
トされないので、第５サイクルでは命令Ａのアドレスが
信号線ＡＤ２２に出力されるだけで、メモリ１３への読
み込み、書き込み等のアクセスは行なわれない。このよ
うに、信号線ＡＤ２２に出力された命令Ａのアドレス
は、図示していないデバック手段により検出されること
になる。第６サイクルは命令Ａのライトサイクルで、ラ
イト終了後の第７サイクルで、命令ＡのＰＣ値０がＡＤ
２２に出力される。この時、Ｒ／Ｗ２５はＬのままでＢ
Ｓ２４はアサートされない。第８サイクルは命令Ｂのオ
ペランドプリフェッチサイクルで、オペランドプリフェ
ッチを行なった後の第９サイクルで、命令ＢのＰＣ値１
がＡＤ２２に出力される。

【００２２】実施例２．なお、実施例１では、デバッグ
制御レジスタ内にオペランドアクセスと命令の対応を明
確にするビットを備えて、上記ビットがセットされてい
るとき、オペランドアクセスサイクルの後にＰＣ値を出
力する場合を示したが、オペランドアクセスサイクルの
途中で対応する命令のＰＣ値を出力することとしても、
同様の効果を得ることができる。データ処理装置に、命
令Ａ、Ｂ、Ｃが順に読み込まれて、パイプライン処理さ
れるときの各サイクルでのバスオペレーションの様子を
図４を用いて説明する。

【００２３】バスサイクルはＣＰＵ１ｂがＢＳ２４をア
サートすることにより開始し、外部メモリ１３よりＤＣ
２６が入力されることにより終了する。ＢＳアサートと
同時にＡＤ２２，Ｒ／Ｗ２５も出力される。図４の第１
サイクルでは、ＣＰＵ１ｂがＢＳ２４をアサートし、転
送方向Ｒ／Ｗ＝”Ｈ”を出力してＡＤ２２から外部メモ
リ１３の０番地を指定するアドレス信号を出し、０番地
の命令ＡをＤ２１を通して読み込み、ＩＦステージ２の
命令キュー３に格納する。バスサイクルはＤＣ２６の入
力により終了する。第２サイクルでは、ＣＰＵ１ｂがＢ
Ｓ２４をアサートし、命令ＡはＤステージ４へと送ら
れ、デコーダー５でデコードされる。また命令ＡのＰＣ
値が計算される。第２サイクルではＢＳ２４アサートと
同時に、ＣＰＵ１ｂが転送方向Ｒ／Ｗ＝”Ｈ”を出力し
てＡＤ２２から外部メモリ１３の１番地を指定するアド
レス信号を出し、１番地から命令ＢをＤ２１を通してＩ
Ｆステージ２の命令キュー３に格納する。第３サイクル
では、ＩＦステージ２で命令Ｃのフェッチ、Ｄステージ
４で命令Ｂのデコード、Ａステージ６で命令Ａのオペラ
ンドのアドレス計算と、３つの処理が同時に行なわれ
る。このように、オペランドアクセスがない場合、従来
のデータ処理装置と同様、基本的に１サイクルごとに、
命令が各ステージを流れて処理されていく。

【００２４】第４サイクルでは命令Ａのオペランドをフ
ェッチするためにオペランドアクセス要求が生じてい
る。第４サイクルでは、ＣＰＵ１ｂがＢＳ２４をアサー
トし、同時にＲ／Ｗ＝”Ｈ”を出力してデータを外部メ
モリ１３から読み込むことを指示し、サイクルの前半
で、オペランドアクセスを起こした命令ＡのＰＣ値０を
ＡＤ２２へと出力する。サイクルの後半ではＡＤ２２か
ら外部メモリ１３の命令Ａのオペランドを指定するアド
レス信号を出し、Ｄ２１を通してデータを読み込む。バ
スサイクルはＤＣ２６の入力で終了する。第５サイクル
は命令Ａのライトサイクルで、ＣＰＵ１ｂがＢＳ２４を
アサートし、同時にＲ／Ｗ＝”Ｌ”を出力してデータを
外部メモリ１３に書き込むことを指示し、サイクルの前
半でオペランドアクセスを起こした命令ＡのＰＣ値０を
ＡＤ２２へと出力する。サイクルの後半ではＡＤ２２か
ら外部メモリ１３の命令Ａのオペランドを指定するアド
レス信号を出し、Ｄ２１を通してデータを書き込む。バ
スサイクルはＤＣ２６の入力で終了する。第６サイクル
は命令Ｂのオペランドプリフェッチサイクルで、ＣＰＵ
１ｂがＢＳ２４をアサートし、同時にＲ／Ｗ＝”Ｈ”を
出力してデータを外部メモリ１３から読み込むことを指
示し、サイクルの前半でオペランドアクセスを起こした
命令ＢのＰＣ値１をＡＤ２２へと出力する。サイクルの
後半ではＡＤ２２から外部メモリ１３の命令Ｂのオペラ
ンドを指定するアドレス信号を出し、Ｄ２１を通してデ
ータを読み込む。バスサイクルはＤＣ２６の入力で終了
する。第７サイクルは命令Ａのライトサイクルで、ＣＰ
Ｕ１ｂがＢＳ２４をアサートし、同時にＲ／Ｗ＝”Ｌ”
を出力してデータを外部メモリ１３に書き込むことを指
示し、サイクルの前半でオペランドアクセスを起こした
命令ＢのＰＣ値１をＡＤ２２へと出力する。サイクルの
後半ではＡＤ２２から外部メモリ１３の命令Ｂのオペラ
ンドを指定するアドレス信号を出し、Ｄ２１を通してデ
ータを書き込む。バスサイクルはＤＣ２６の入力で終了
する。

【００２５】実施例３．なお、実施例１では、デバッグ
制御レジスタ内にオペランドアクセスと命令の対応を明
確にするビットを備えて、このビットがセットされてい
るとき、オペランドアクセスサイクルの後にＰＣ値を出
力する場合を示したが、オペランドアクセスサイクルの
前にＰＣ値を出力することによっても同様の効果を得る
ことができる。

【００２６】実施例４．上記実施例では、デバック制御
レジスタ内のオペランドアクセスと命令の対応を明確に
するためのひとつのビットをモード指定手段の一例とし
て説明したが、このビットは１ビットでなくてもよく、
複数ビットあってもよい。たとえば、２ビットにより、
以下のようにモードを分けてもよい。００＝デバックサポート機能なし０１＝実施例１記載のデバックサポート機能実行１０＝実施例２記載のデバックサポート機能実行１１＝実施例３記載のデバックサポート機能実行

【００２７】実施例５．また、このモード指定手段はデ
バック制御レジスタ内のビットを用いるものとは限ら
ず、プロセッサやＣＰＵ内外のその他の専用のレジスタ
やフリップフロップ等の記憶領域を用いてもかまわな
い。また、このビットや記憶領域へのモードのセット
は、プログラムされたソフトウェアによるもの、あるい
は、ディップスイッチ等のハードウェアによるものな
ど、どのような方法であってもかまわない。

【００２８】実施例６．また、上記実施例では、オペラ
ンドアクセスを例にしたが、オペランド以外のデータを
アクセスする場合でもかまわない。また、上記実施例で
は対応する命令のＰＣ値を出力する場合を示したが、Ｐ
Ｃ値以外の命令の識別子を出力する場合でもかまわな
い。たとえば、命令の相対アドレスやコードそのものを
識別子として出力してもかまわない。

【００２９】

【発明の効果】以上説明したように、この発明によれ
ば、パイプライン処理を行なうデータ処理装置におい
て、命令とオペランドアクセスとの対応を明確にできる
ので、プログラムデバッグが容易になるという効果があ
る。

【図面の簡単な説明】

【図１】本発明のデータ処理装置の一例の機能ブロック
図である。

【図２】本発明のデータ処理装置の一例のデバッグ環境
を制御するレジスタを表わした図である。

【図３】本発明のデータ処理装置の一例に、命令Ａ、
Ｂ、Ｃが順に読み込まれて各ステージでパイプライン処
理されるときの、実施例１でのサイクルごとの各ステー
ジでの命令処理の流れと、各信号のバスオペレーション
の様子を表わした図である。

【図４】本発明のデータ処理装置の一例に、命令Ａ、
Ｂ、Ｃが順に読み込まれて各ステージでパイプライン処
理されるときの、実施例２でのサイクルごとの各ステー
ジでの命令処理の流れと、各信号のバスオペレーション
の様子を表わした図である。

【図５】従来のデータ処理装置の機能ブロック図であ
る。

【図６】従来のデータ処理装置のデバッグ環境を制御す
るレジスタを表わした図である。

【図７】従来のデータ処理装置に命令Ａ、Ｂ、Ｃが読み
込まれたとき、各ステージでパイプライン処理される様
子を表わした図である。

【符号の説明】

１ｂ本発明のＣＰＵ２命令フェッチステージ３命令キュー４デコードステージ５デコーダー６オペランドアドレス計算ステージ７オペランドフェッチステージ８命令実行ステージ９汎用レジスタ群１０ｂ本発明の制御レジスタ群１１演算器１２バスインターフェース部１３外部メモリ２１データバス２２アドレスバス２３クロック信号２４バススタート信号２５リード／ライト信号２６データトランスファコンプリート信号３１ＳＡビット３２ＥＡビット３３ＲＡビット３４ＷＡビット３５Ａビット

Claims

【特許請求の範囲】

【請求項１】命令とデータアクセスとの対応を明示す
るかどうか指定するモード指定手段と、上記モード指定
が有効なとき、データアクセスに対応する命令の識別子
を出力する命令識別手段を備えたデバッグサポート機能
付データ処理装置。