JPH03164945A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、更に詳述すれば、パイ
プライン処理機構を備え、且つ可変長の命令をプログラ
ムデバソグ等のために１命令ずつパイプライン処理機構
で実行するトレースモートの実行が可能なデータ処理装
置に関する。

〔従来の技術〕

データ処理装置の処理速度を高速化する目的でパイプラ
イン処理機構が一般的に採用されている。

第２図は従来の一般的なパイプライン処理機構を有する
データ処理装置の要部の構成を示ずブＩ−ｔツク図であ
る。

図中、参照符号ｌは命令フェッチ部であり、図示しない
命令メモリからデータバス６を介して命令コードをフェ
ッチする・ 命令フェッチ部１には、フェッチされた命令コードを一
時的に格納する命令キュー１１と、命令フェッチのため
の制御を実行する命令フェッチ制御回路１２とが含まれ
ている。

２は命令デコード部であり、命令キュー１１に格納され
ている命令コードをデコードし、その結果を命令実行部
３に与える。

命令実行部３は命令コードのデコード結果に従って実際
に命令を実行する。

このような従来のデータ処理装置の動作は以下の如くで
ある。

命令フェッチ部１は命令フェッチ制御回路１２の制御に
従って、図示しない命令メモリからデータバス６を介し
て命令コードをフェッチし、命令キュー１１に格納する
。

命令５幻Ｊ−ド部２は、命令；１−ニー１１に格納され
ている命令コードを取出してデコードし、そのデコード
結果を命令実行部３へ出力する。

命令実行部、３は命令デコード部２から与えられたデコ
ード結果に従って演算を実行し、必要に応じて演算結果
をその格納先のアドレスをアドレスバス７へ、また演算
結果のデータをデータバス６へ出力することにより、メ
モリ等に書込む。

このように、パイプライン処理機構を有するデータ処理
装置では、それぞれの命令で指定される処理は、フェッ
チ、デコード、実行の３ステツプに分解され、それぞれ
のステップが順次的に処理されることにより実行される
。そして、それぞれのステップでの処理は並列実行可能
であるので、たとえば第１の命令が命令実行部３におい
て処理されている間に第２の実行が命令デコード部２に
おいてデコードされ、第３の命令が命令フェッチ部１に
おいて命令メモリからフ、Ｚノヂされるというように、
複数の命令をパイプライン処理機構で同時的に並列実行
することが可能になる。

従って、第２図に示した３ステツプのパイプライン処理
機構では、パイプライン処理機構を有さないデータ処理
装置に比して一般的には３４＠の処理能力を発揮するこ
とになる。

また、メモリアクセス、即ちメモリからの命令データ等
の読出し及びメモリへのデータの古込みはパイプライン
処理機構での処理に比して一般的に低速である。このた
め、命令ニドニー１１によりメモリから命令コートをフ
ェッチする速度と、命令デコード部２において命令コー
ドを処理する速度との差を吸収するために、命令キュー
１１では可能な限り、具体的には命令キュー１１に空き
がありデータバス６が使用可能な限り命令メモリから命
令コードの先取り（ブリフェッチ）を行う。

ところで、上述のようなパイプライン処理機構を有する
データ処理装置においてはプログラムデバソグ等の目的
で、パイプライン処理機構へ１命令のみを取込んで順次
実行させることがある。このような命令の処理状態はト
レースモードと称され、一方前述したパイプライン処理
機構の各ステップによるパイプライン処理を行う状態は
ノーマルモートと称される。

トレースモードの場合、命令フェッチ部ｌはノーマルモ
ード時と同様に、命令メモリから命令コドをフェッチし
て命令キュー１１に格納する。

命令デコード部２は命令キュー１１に格納されている命
令コードを取出してデコートし、デコード結果を命令実
行部３へ出力する。この後、命令デコード部２はこのデ
コード結果に対する命令実行部３での処理が完了するま
で他の命令コードのデコード処理は行わない。

命令実行部３は命令デコード部２から与えられた命令コ
ードのデコード結果に従って指定された演算を実行し、
必要に応じて演算結果をメモリに書込むことはノーマル
モード時と同様である。

〔発明が解決しようとする課題〕

以上のような従来のパイプライン処理機構を有するデー
タ処理装置では、命令コードの長さが−・定でない命令
（可変長命令）を取り扱う場合、命令を命令デコード部
２でデ＝＋−１”　した後でないとその命令長が判明し
ない。このため、命令キュー１１への命令コードの取込
みはトレースモード時においてもノーマルモート時と同
様に行われている。

このように、トレースモート時において命令キュー１１
への命令コードの取込みがノーマルモード時と同様に行
われる従来のデータ処理装置では、プログラムにバグが
あって命令実行部３において実行された結果にエラーが
発生した場合、命令キュー１１には複数の命令コードが
格納されているので、エラーを発生した命令を特定する
ことが容易ではなく、プログラムデバノグに困難を伴う
。

本発明はこのような事情に鑑みてなされたものであり、
ｌ・レースモード時にはパイプライン処理機構上で実行
される１命令分のみを命令キュー１１に格納して不必要
なメモリアクセスを行わないことにより、命令実行部で
エラーが発生したような場合のプログラムデバソグを容
易にしたデータ処理装置の提供を目的とする。

〔課題を解決するための手段〕

本発明のデータ処理装置は、命令を１命令づつパイプラ
イン処理機構で処理するトレースモード時には、命令デ
コード部でのデコード結果に応じて命令フェッチ部に命
令フェッチの１単位づつ命令コードをフェッチさせる制
御回路を備え°ζいる。

〔作用〕

本発明のデータ処理装置では、Ｉ−レースモード時には
命令デコード部でのデコード結果に応じて必要な分だけ
命令コードがフェッチされるので、ｌ命令分に対応する
命令コードのみが命令フェッチ部にフェッチされ格納さ
れる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

なお、本発明のデータ処理装置で取り扱う命令はハーフ
ワード単位の可変長とする。１ワードとは、命令コート
の長さを表すためのある長さのイＬ位（たとえば１６ビ
ノトー２バイト等）である。

また、それぞれの命令は、実行ずべき演算を指定するた
めのオペレーションコードと、演算の対象となるデータ
に関する情報を表すオペランドとにて構成されている。

オペレーションコードは１ハーフワード、オペランドは
Ｏ乃至２ハーフワトが指定可能であり、従って命令長は
ｌハーフワードから３ハーフワードまでの間になる。

第１図は本発明に係るデータ処理装置の要部の一構成例
を示すブロック図である。

図中、参照符号１は命令フェッチ部であり、図示しない
命令メモリからデータバス６を介して命令コードをフェ
ッチする。

命令フェッチ部１には、フェッチされた命令コードを４
ワード（８ハーフワード）まで−時的に格納可能な命令
キュー１１と、命令フェッチのための制御を実行する命
令フェッチ制御回路１２と、命令フェッチ切換回路１３
とが含まれている。なお、命令キュー１１は破線にて８
等分されているが、これは各区画がそれぞれｌハーフワ
ードを格納する容量であることを表している。

命令フェッチ部ｌは、後述する命令実行部３から出力さ
れる白金処理開始信号３２が与えられると処理を開始す
る。

また命令フェッチ切換回路１３には、命令−トユ１１か
ら通常フェッチ要求信号１５と命令実行部３からトレー
スモード信号３１と、後述する命令デコード部２からト
レースモードフェッチ要求信号１４とが与えられており
、これらの信号に従って命令フェッチ制御回路１２に指
示を与える。

具体的には、命令フェッチ切換回路１３は二つの２人力
ＡＮＤゲート２１．２２と一つの２人力ＮＯＲゲート２
３とで構成されている。

第１の＾ＮＤゲート２１の一方の入力には通常フェッチ
要求信号１５が、他方の入力にはトレースモード信号３
１の反転信号が与えられている。第２の＾ＮＤゲート２
２の一方の入力にはトレースモードフェッチ要求信号１
４が、他方の入力にはトレースモード信号３１が与えら
れている。そして、両ＡＮＤゲート２１、２２の出力が
Ｎ０ＩＩゲート２３の両人力に与えられ、ＮＯＲゲート
２３の出力が命令フェッチ制御回路１２に与えられてい
る。

従って、トレースモート信号３１が襖効（Ｉ」−レー、
ル）である場合、第１のＡＮＤゲート２１がイネーブル
状態になるので、通常フェッチ要求信月１５が有効（ハ
イレベル）になればこれが命令フェッチ制御回路１２に
与えられる。一方、トレースモード信号３１が有効であ
る場合、第２のＡＮＤゲート２２がイネーブル状態にな
るので、トレースモートフェッチ要求信号１４が有効に
なればこれが命令フェッチ制御回路１２に与えられる。

２は命令デコード部であり、命令キュー１１に格納され
ている命令コードをデコートし、その結果を命令実行部
３に与える。また、命令デコード部２には命令実行部３
からトレースモート信号３１及び命令処理開始信号３２
も与えられており、これらの信号及び自身のデコード処
理状態に応じてトレースモード時には、命令フェッチ部
１に対してｌワード単位でのフェッチを要求するトレー
スモードフェッチ要求信号１４を出力する。

命令実行部３は命令コードのデコード結果に従って実際
に命令を実行する。また、命令フェッチ部１及び命令デ
コード部２に対してトレースモード信号３１及び命令処
理開始信号３２を出力する。

このように構成された本発明のデータ処理装置の動作は
以下の如くである。

命令実行部３から命令処理開始信号３２が出力されると
、これが命令フェソヂ部１及び命令デコート部２に与え
られて処理が開始される。

ノーマルモードにおいてはトレースモード信号３１は無
効状態にされる。そして、命令フェッチ部１は命令フェ
ア千制御回路１２の制御に従って、図示しない命令メモ
リからデータバス６を介して命令コードをフェッチし、
命令キュー１１に格納する。

この命令フェッチ部ｌによる命令コードのフェッチは、
命令キュー１１に空きがある限り、データバス６が空い
ている時間を利用して１ワ一ド単位で反復される。

具体的には、命令キュー１１に空きがあれば命令キュー
１１は命令フェッチ切換回路１３に対して通常フェッチ
要求信号１５を出力するが、Ｉ・レースモト信号３１が
無効であるので、命令フェッチ切換回路１３は通常フェ
ッチ要求信号１５を選択して命令フェッチ制御回路１２
へ与える。これにより命令フＪソチ制御回路１２は、命
令キュー１１から通常フェッチ要求信号１５が出力され
る都度、！ソー１ｍ位で命令コードをフェッチし、命令
キュー１１に格納する。この際、命令キューエ１に更に
空きがあれば、命令キュー１１は再度通常フェッチ要求
信号１５を出力するので、命令フェッチ制御回路１２は
更に１ワードをフェッチする。

命令デコード部２は、命令キ１−１１に格納されている
命令コードを取出してデコードし、そのデコード結果を
命令実行部３へ出力する。

この命令デコート部２による命令コードのデコードは、
まず命令キュー１１からオペレーションコードを１ワー
ド取出してデコードし、必要であればオペランドのワー
ド数を決定する。次に、必要なオペランドが命令キュー
１１がら取出されてデコードされ、先のオペレーション
コードのデコード結果と併せて命令実行部３へ出力する
。

命令実行部３は命令デコード部２から与えられたデコー
ド結果に従って演算を実行し、必要に応じて演算結果を
その格納先のアドレスをアドレスバス７へ、また演算結
果のデータをデータバス６へ出力することにより、メモ
リ等に書込む。

このように、本発明のデータ処理装置では、ノーマルモ
ード時に命令フェッチ部１．命令デコド部２及び命令実
行部３がそれぞれ独立して処理を実行するので、たとえ
ば第１の命令が命令実行部３において処理されている間
に第２の実行が命令デコード部２においてデコードされ
、第３の命令が命令フェッチ部１において命令メモリが
らフェッチされるというように、複数の命令をパイプラ
イン処理機構の中で同時的に実行することが可能になる
。

従って、第１図に示した３ステツプのパイプライン処理
機構では、パイプライン処理機構を有さないデータ処理
装置に比して一般的には３倍の処理能力を発揮すること
になる。

トレースモード時においては命令実行部３から出力され
るトレースモード信号３１が有効になる。

ごの１−レースモード信号３１が有効になることにより
、命令フェッチ切換回路１３は命令デコード部２から出
力されるトレースモー「フェッチ要求信号１４を選択し
て命令フェッチ制御回路１２へ与える。

命令フェッチ部１はノーマルモード時と同様に命令メモ
リから命令コードをフェッチして命令キュー１１に格納
するが、この際の制御はｌ・レースモード信号３１によ
り司られており、トレースモードフェッチ要求信号１４
が一度有効になる都度、命令フェッチ制御回路１２は１
ワードのみをフェッチして命令キュー１１に格納する。

命令デコード部２は命令キュー１１に格納されている命
令コードの内のオペレーションコード部分に相当するハ
ーフワードを取出してデコードする。

デコード結果が２ハーフワードのオペランドを要求して
いる場合には、命令キューＩＩにはｌハーフワードしか
残っていない（最初にフェッチされたのは１ワードであ
り、そこからオペレーションコード分の１ハーフワード
が既に命令デコード部２に取込まれている）ので、命令
デコード部２は再度トレースモードフェッチ要求信号Ｉ
４を出力する。

トレースモードフェッチ要求信号１４が再度出力される
ことにより、命令フェッチ部１は次の１ワードをフェッ
チして命令キュー１１に格納する。

これで命令キュー１１には３ハ一フワード分が格納され
ているので、命令デコード部２はその内の２ハ一フワー
ド分を取出してデコードし、先のオペレーションコード
のデコード結果と併せて命令実行部３へ出力する。

また命令デコード部２は、命令実行部３から出力されて
いるトレースモード信号３１が有効である場合には、■
命令のデコードが完了した後、そのデコード結果に対す
る命令実行部３での処理が完了するまで他の命令コート
のデコード処理は行わない。

命令実行部３は命令デコー「部２から与えられた命令コ
ードのデコード結果に槌って指定された演算を実行し、
必要に応じて演算結果をメモリに書込むことはノーマル
モード時と同様である。

そして、１命令についての実行処理が完了した場合には
命令処理開始信号３２を出力する。この命令処理開始信
号３２が出力されることにより、命令フェッチ部ｌ及び
命令デコード部２は上述の如きトレースモートでの処理
を再度実行する。

なお、」二記実施例ではパイプライン処理機（１１ば命
令フェッチ部１．命令デコー「部２及び命令実行部３の
３ステツプで構成されているが、更に多くのステップで
構成されているデータ処理装置に対しても本発明は適用
可能である。

〔発明の効果〕

以上のように本発明のデータ処理装置では、フマルモー
ド時には命令フェッチ部、命令デコード部及び命令実行
部が独立に並列動作して複数の命令をパイプライン処理
する。またトレースモード時には１命令の命令コードの
みをフェッチしてデコードし、実行する。このため、必
要なメモリアクセスのみが実行されて不必要なメモリア
クセスは行われないので、プログラムデハソグが容易器
こなる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の一構成例を示す
ブロック図、第２図は従来のパイプライン処理機構を有
するデータ処理装置の構成例を示すブロック図である。 １・・・命令フ、ｙ−’７チ部　　２・・・命令デコー
ド部３・・・命令実行部　　１１・・・命令キュー　　
１２・・・命令フェッチ制御回路　　１３・・・命令フ
ェッチ切換回路なお、各図中同一符号は同−又は相当部
分を示す。

Claims (1)

【特許請求の範囲】
1. （１）可変長の命令を所定の単位に分割して先取りする
   命令フェッチ部と、該命令フェッチ部が先取りした命令
   を一時的に格納する記憶手段と、該記憶手段に格納され
   ている命令をデコードする命令デコード部と、該命令デ
   コード部によるデコード結果に従って命令を実行する命
   令実行部とを有するパイプライン処理機構により命令を
   パイプライン処理するデータ処理装置において、 前記パイプライン処理機構により１命令の処理が完了し
   た後に次の命令の処理を開始するトレースモード時に、
   前記命令デコード部のデコード結果に応じて前記命令フ
   ェッチ部に次の１単位をフェッチさせる制御回路を備え
   たことを特徴とするデータ処理装置。