JPH0457337A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0457337A JPH0457337A JP2168931A JP16893190A JPH0457337A JP H0457337 A JPH0457337 A JP H0457337A JP 2168931 A JP2168931 A JP 2168931A JP 16893190 A JP16893190 A JP 16893190A JP H0457337 A JPH0457337 A JP H0457337A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置およびその製造方法に係わり、特
にｐチャネル型ＭＯ３ＦＥＴを有する半導体装置および
その製造方法に関する。
にｐチャネル型ＭＯ３ＦＥＴを有する半導体装置および
その製造方法に関する。
（従来の技術）
従来、ＭＯＳＦＥＴには、電子をキャリアとして動作す
るｎチャネル型と、正孔をキャリアとして動作するｐチ
ャネル型とがあることは周知の如くである。
るｎチャネル型と、正孔をキャリアとして動作するｐチ
ャネル型とがあることは周知の如くである。
ｎチャネル型ＭＯ８ＦＥＴは、ｐ型シリコン基板、ある
いはｐ型ウェル領域、あるいはｎ型エピタキシャル層等
にｎ型の不純物、例えばヒ素、リン等を導入し、主とし
てチャネルとなる領域以外をｎ型化することによって形
成される。
いはｐ型ウェル領域、あるいはｎ型エピタキシャル層等
にｎ型の不純物、例えばヒ素、リン等を導入し、主とし
てチャネルとなる領域以外をｎ型化することによって形
成される。
又、ｐチャネル型ＭＯ５ＦＥＴは、ｎ型ウェル領域、あ
るいはｎ型エピタキシャル層、あるいはｎ型シリコン基
板等にｐ型の不純物、例えばボロン等を導入し、主とし
てチャネルとなる領域以外をｐ型化することによって形
成される。
るいはｎ型エピタキシャル層、あるいはｎ型シリコン基
板等にｐ型の不純物、例えばボロン等を導入し、主とし
てチャネルとなる領域以外をｐ型化することによって形
成される。
そして、同一チップ（同一基板上）内に、これらｎチャ
ネル型及びｐチャネル型Ｍ ＯＳ Ｆ Ｅ Ｔを混載し
たＣＭＯＳ型半導体装置も低消費電力等の様々なメリッ
トが有ることから多いに利用されている。
ネル型及びｐチャネル型Ｍ ＯＳ Ｆ Ｅ Ｔを混載し
たＣＭＯＳ型半導体装置も低消費電力等の様々なメリッ
トが有ることから多いに利用されている。
ところで、ＣＭＯＳ型半導体装置は、近年、急速に高集
積化が進展しており、ｎチャネル型及びｐチャネル型の
素子双方ともに、よりいっそうの微細化が望まれている
。ｎチャネル型は、ヒ素、リンともに拡散係数が小さい
ことにより、製造中の熱履歴に起因する拡散層の所謂“
伸び″の問題は少な（、比較的微細化しやすい。
積化が進展しており、ｎチャネル型及びｐチャネル型の
素子双方ともに、よりいっそうの微細化が望まれている
。ｎチャネル型は、ヒ素、リンともに拡散係数が小さい
ことにより、製造中の熱履歴に起因する拡散層の所謂“
伸び″の問題は少な（、比較的微細化しやすい。
しかしながら、ｐチャネル型は、特にボロンの拡散係数
が大きいために拡散層の伸びが顕著に現れ、拡散層全体
が基板深さ方向、及び平面方向ともに大きく膨らんでし
まったり、又、拡散層全般に亙り不純物濃度が低下する
等の弊害か生している。
が大きいために拡散層の伸びが顕著に現れ、拡散層全体
が基板深さ方向、及び平面方向ともに大きく膨らんでし
まったり、又、拡散層全般に亙り不純物濃度が低下する
等の弊害か生している。
例えば不純物濃度の低下は、拡散層全体におけるシート
抵抗の増大、特に表面における抵抗の増大は、該拡散層
に対する配線接続の際にコンタクト抵抗の増大を招いて
いる。又、拡散層全体が大きく膨らむと、結果としてチ
ャネル長が短くなり、所謂“ショートチャネル効果°を
誘発しやすくなる。これを防止するためにｐチャネル型
では、ｎチャネル型に比較してゲート電極のゲート長を
予め長く設定する等の配慮が行なわれており、微細化を
妨げている。
抵抗の増大、特に表面における抵抗の増大は、該拡散層
に対する配線接続の際にコンタクト抵抗の増大を招いて
いる。又、拡散層全体が大きく膨らむと、結果としてチ
ャネル長が短くなり、所謂“ショートチャネル効果°を
誘発しやすくなる。これを防止するためにｐチャネル型
では、ｎチャネル型に比較してゲート電極のゲート長を
予め長く設定する等の配慮が行なわれており、微細化を
妨げている。
これらの弊害を招いている、特にボロンにて形成された
拡散層の伸びは、酸化雰囲気中でのアニール工程中に著
しく増加することが、現在、観測されている（Ｏｘｉｄ
ａｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ：
酸化により増速される拡散、以下ＯＥＤ効果と略す）。
拡散層の伸びは、酸化雰囲気中でのアニール工程中に著
しく増加することが、現在、観測されている（Ｏｘｉｄ
ａｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ：
酸化により増速される拡散、以下ＯＥＤ効果と略す）。
（発明が解決しようとする課題）
以上のように、従来、特にボロンにて形成された拡散層
の伸びが、酸化雰囲気中で著しく増加する所謂“ＯＥＤ
効果″か観測されている。
の伸びが、酸化雰囲気中で著しく増加する所謂“ＯＥＤ
効果″か観測されている。
この発明は上記のような点に鑑みて為されたもので、そ
の目的は、特にボロンにて形成されたｐ型拡散層のＯＥ
Ｄ効果による伸びを最小限に抑制し、基板深さ方向、及
び平面方向ともに拡散層寸法が小さく微細で、しかも高
不純物濃度であるｐ型拡散層を形成できる半導体装置の
製造方法、又、これとともに、微細、かつ高不純物濃度
のｐ型拡散層を有し、しかもショートチャネル効果耐性
に優れた半導体装置を提供することにある。
の目的は、特にボロンにて形成されたｐ型拡散層のＯＥ
Ｄ効果による伸びを最小限に抑制し、基板深さ方向、及
び平面方向ともに拡散層寸法が小さく微細で、しかも高
不純物濃度であるｐ型拡散層を形成できる半導体装置の
製造方法、又、これとともに、微細、かつ高不純物濃度
のｐ型拡散層を有し、しかもショートチャネル効果耐性
に優れた半導体装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の半導体装置は、第１導電型の半導体基板上に
該基板と絶縁された状態にて形成された配線層と、前記
配線層両脇に対応する前記基板内に形成された少なくと
も２つの第２導電型の拡散層と、前記配線層の側部に接
し、かつ前記拡散層の上方を一部覆うように形成された
側部絶縁膜と有する半導体装置において、少なくとも前
記拡散層に対応する上方に形成され、前記半導体装置製
造時に前記拡散層を構成する不純物の拡散を制御するた
めの耐酸化性絶縁膜を有し、前記耐酸化性絶縁膜直下の
前記拡散層の不純物濃度が、前記側部絶縁膜直下の前記
拡散層の不純物濃度より高いことを特徴とする。
該基板と絶縁された状態にて形成された配線層と、前記
配線層両脇に対応する前記基板内に形成された少なくと
も２つの第２導電型の拡散層と、前記配線層の側部に接
し、かつ前記拡散層の上方を一部覆うように形成された
側部絶縁膜と有する半導体装置において、少なくとも前
記拡散層に対応する上方に形成され、前記半導体装置製
造時に前記拡散層を構成する不純物の拡散を制御するた
めの耐酸化性絶縁膜を有し、前記耐酸化性絶縁膜直下の
前記拡散層の不純物濃度が、前記側部絶縁膜直下の前記
拡散層の不純物濃度より高いことを特徴とする。
さらに、前記耐酸化性絶縁膜は窒化膜であることを特徴
とする。
とする。
さらに、前記不純物はボロンであることを特徴とする。
又、その製造方法は、第１導電型の半導体基板上に、該
基板と絶縁された状態にて導体層を形成する工程と、前
記導体層をパターニングし、配線層を形成する工程と、
形成された前記配線層をマスクにして前記基板内に第２
導電型の不純物を導入する工程と、全面に絶縁膜を形成
する工程と、前記配線層側部に前記絶縁膜が残るように
前記絶縁膜をエツチングして側部絶縁膜を形成するとと
もに、前記不純物が導入された基板表面の一部を露出さ
せる工程と、少なくとも露出した前記基板表面を選択的
に耐酸化性絶縁膜化する工程と、酸化性雰囲気にて前記
不純物を活性化熱処理する工程と、を具備することを特
徴とする。
基板と絶縁された状態にて導体層を形成する工程と、前
記導体層をパターニングし、配線層を形成する工程と、
形成された前記配線層をマスクにして前記基板内に第２
導電型の不純物を導入する工程と、全面に絶縁膜を形成
する工程と、前記配線層側部に前記絶縁膜が残るように
前記絶縁膜をエツチングして側部絶縁膜を形成するとと
もに、前記不純物が導入された基板表面の一部を露出さ
せる工程と、少なくとも露出した前記基板表面を選択的
に耐酸化性絶縁膜化する工程と、酸化性雰囲気にて前記
不純物を活性化熱処理する工程と、を具備することを特
徴とする。
さらに、前記耐酸化性絶縁膜化は窒化であることを特徴
とする。
とする。
さらに、前記不純物はボロンであることを特徴とする。
（作用）
上記のような半導体装置およびその製造方法にあっては
、特にボロンをアクセプタとしたｐ型の拡散層を活性化
するにあたり、該ｐ型板散層の上方に、前記ボロンの拡
散を制御するための耐酸化性絶縁膜が形成されているの
で、酸化性雰囲気により前記ｐ型板散層の活性化熱処理
を行なってもＯＥＤ効果が抑制され、微細、かつ高不純
物濃度を持つｐ型板散層が実現される。
、特にボロンをアクセプタとしたｐ型の拡散層を活性化
するにあたり、該ｐ型板散層の上方に、前記ボロンの拡
散を制御するための耐酸化性絶縁膜が形成されているの
で、酸化性雰囲気により前記ｐ型板散層の活性化熱処理
を行なってもＯＥＤ効果が抑制され、微細、かつ高不純
物濃度を持つｐ型板散層が実現される。
又、ｐ型拡散層上に耐酸化性絶縁膜を形成することによ
り、導入不純物のアウトデイフュージョンも併せて抑制
される。
り、導入不純物のアウトデイフュージョンも併せて抑制
される。
さらにゲート電極となる配線層側部に接し、かつ前記ｐ
型板散層の上方を一部覆うように側部絶縁膜、所謂“サ
イドウオール“を、例えば耐酸化性絶縁膜以外の絶縁膜
により形成すれば、該側部絶縁膜直下におけるｐ型板散
層を構成するボロンの拡散は促進され、反対に耐酸化性
絶縁膜直下におけるボロンの拡散は抑制される。これに
より、側部絶縁膜直下のｐ型板散層の不純物濃度は薄く
、一方、耐酸化性絶縁膜直下のｐ型板散層の不純物濃度
は濃くといったように、不純物の濃淡を、特に側部絶縁
膜に対して自己整合的につけることができ、１回の不純
物導入、１回の活性化熱処理で所謂“ＬＤＤ構造°が実
現され、ショートチャネル効果耐性に優れた半導体装置
となる。
型板散層の上方を一部覆うように側部絶縁膜、所謂“サ
イドウオール“を、例えば耐酸化性絶縁膜以外の絶縁膜
により形成すれば、該側部絶縁膜直下におけるｐ型板散
層を構成するボロンの拡散は促進され、反対に耐酸化性
絶縁膜直下におけるボロンの拡散は抑制される。これに
より、側部絶縁膜直下のｐ型板散層の不純物濃度は薄く
、一方、耐酸化性絶縁膜直下のｐ型板散層の不純物濃度
は濃くといったように、不純物の濃淡を、特に側部絶縁
膜に対して自己整合的につけることができ、１回の不純
物導入、１回の活性化熱処理で所謂“ＬＤＤ構造°が実
現され、ショートチャネル効果耐性に優れた半導体装置
となる。
（実施例）
以下、図面を参照してこの発明の一実施例について説明
する。
する。
第１図（ａ）乃至第１図（ｊ）は、この発明の実施例に
係わるＣＭＯ８型半導体装置を、それぞれ製造工程順に
示した断面図である。
係わるＣＭＯ８型半導体装置を、それぞれ製造工程順に
示した断面図である。
まず、同図（ａ）に示すように、ｐ型シリコン基板１０
内に、不純物濃度５Ｘ１０】６［ｃｍ−３］程度のｐ型
ウェル領域１２、及び不純物濃度５×１０１６［ｃ ｍ
−３］程度のｎ型ウェル領域１４を、周知のウェル形成
技術により順次形成する。
内に、不純物濃度５Ｘ１０】６［ｃｍ−３］程度のｐ型
ウェル領域１２、及び不純物濃度５×１０１６［ｃ ｍ
−３］程度のｎ型ウェル領域１４を、周知のウェル形成
技術により順次形成する。
次いで、同図（ｂ）に示すように、周知の選択酸化技術
により素子分離領域となるフィールド酸化膜１６を形成
する。
により素子分離領域となるフィールド酸化膜１６を形成
する。
次いて、同図（Ｃ）に示すように、フィールド酸化膜１
６にて分離された素子領域上に、例えば熱酸化により、
熱酸化膜１８を約２０［ｎｍ］程度の厚みに形成する。
６にて分離された素子領域上に、例えば熱酸化により、
熱酸化膜１８を約２０［ｎｍ］程度の厚みに形成する。
次いて、全面に、例えばＣＶＤ法を用いてポリシリコン
膜２０を、約４００［ｎｍコの厚みに形成する。
膜２０を、約４００［ｎｍコの厚みに形成する。
次いて、同図（ｄ）に示すように、全面にホトレジスト
を塗布し、写真蝕刻法により所定ゲート電極ホトレジス
トパターン２２を形成し、該ホトレジストパターン２２
をマスクとしてポリシリコン膜２０を、例えばＲＩＥ法
により選択的にエッチングする。これにより、所定形状
のゲート電極２ＯＡ及び２０Ｂが形成される。次いで、
ホトレジストパターン２２を残したまま、該ホトレジス
トパターン２２、即ち、ゲート電極２０Ａ及び２０Ｂを
マスクとして基板１０の所定箇所に、例えばリン（Ｐ）
イオン２３をドーズ量４Ｘ１０１３［Ｃｍ−２］の条件
で、イオン注入する。リンがイオン注入された箇所を図
中、参照符号２４で示す。
を塗布し、写真蝕刻法により所定ゲート電極ホトレジス
トパターン２２を形成し、該ホトレジストパターン２２
をマスクとしてポリシリコン膜２０を、例えばＲＩＥ法
により選択的にエッチングする。これにより、所定形状
のゲート電極２ＯＡ及び２０Ｂが形成される。次いで、
ホトレジストパターン２２を残したまま、該ホトレジス
トパターン２２、即ち、ゲート電極２０Ａ及び２０Ｂを
マスクとして基板１０の所定箇所に、例えばリン（Ｐ）
イオン２３をドーズ量４Ｘ１０１３［Ｃｍ−２］の条件
で、イオン注入する。リンがイオン注入された箇所を図
中、参照符号２４で示す。
次いで、同図（ｅ）に示すように、ホトレジストパター
ン２２を除去し、次いで、露出したゲート電極２ＯＡ及
び２０Ｂの露出面を、厚み約２０［ｎｍ］程度熱酸化し
、熱酸化膜２６を形成する。次いで、全面に、ホトレジ
ストを塗布し、該ホトレジストに対して写真蝕刻法を用
いてｎ型ウェル領域１２上を覆うホトレジストパターン
２８を形成する。次いで、ホトレジストパターン２８及
びｎ型ウェル領域１４上に形成されているゲート電極２
０Ｂをマスクとしてｎ型ウェル領域１４の所定箇所に、
例えばフッ化ボロン（ＢＦ２）イオン２９をドーズ量５
×１０１５［Ｃｍ−２］の条件でイオン注入する。ボロ
ンがイオン注入された箇所を図中、参照符号３０で示す
。
ン２２を除去し、次いで、露出したゲート電極２ＯＡ及
び２０Ｂの露出面を、厚み約２０［ｎｍ］程度熱酸化し
、熱酸化膜２６を形成する。次いで、全面に、ホトレジ
ストを塗布し、該ホトレジストに対して写真蝕刻法を用
いてｎ型ウェル領域１２上を覆うホトレジストパターン
２８を形成する。次いで、ホトレジストパターン２８及
びｎ型ウェル領域１４上に形成されているゲート電極２
０Ｂをマスクとしてｎ型ウェル領域１４の所定箇所に、
例えばフッ化ボロン（ＢＦ２）イオン２９をドーズ量５
×１０１５［Ｃｍ−２］の条件でイオン注入する。ボロ
ンがイオン注入された箇所を図中、参照符号３０で示す
。
次いで、同図（ｆ）に示すように、ホトレジストパター
ン２８を除去し、次いで、例えばＣＶＤ法を用いてＣＶ
Ｄシリコン酸化膜３２を、全面に形成する。
ン２８を除去し、次いで、例えばＣＶＤ法を用いてＣＶ
Ｄシリコン酸化膜３２を、全面に形成する。
次いで、同図（ｇ）に示すように、ＣＶＤシリコン酸化
膜３２を、ＲＩＥ法を用いて異方性エツチングし、所謂
“側壁残し”技術によりゲート電極２ＯＡ及び２０Ｂの
側部に、サイドウオール３２Ａ及び３２Ｂをそれぞれ形
成する。この時、少なくともボロンのイオン注入箇所３
０ において、シリコン基板表面を露出させることが
望ましい。
膜３２を、ＲＩＥ法を用いて異方性エツチングし、所謂
“側壁残し”技術によりゲート電極２ＯＡ及び２０Ｂの
側部に、サイドウオール３２Ａ及び３２Ｂをそれぞれ形
成する。この時、少なくともボロンのイオン注入箇所３
０ において、シリコン基板表面を露出させることが
望ましい。
次いで、同図（ｈ）に示すように、シリコンが露出した
箇所を、例えば熱窒化により選択的に窒化し、シリコン
窒化膜３４を約５０ ［ｎｍ１程度の厚みに形成する。
箇所を、例えば熱窒化により選択的に窒化し、シリコン
窒化膜３４を約５０ ［ｎｍ１程度の厚みに形成する。
次いで、同図（ｉ）に示すように、全面に、ホトレジス
トを塗布し、写真蝕刻法によりｎ型ウェル領域１４上を
覆うホトレジストパターン３６ヲ形成する。次いで、ホ
トレジストパターン３６をマスクとして、ｎ型ウェル領
域１２上のｎ型の拡散層が形成されるべき箇所に存在す
る窒化膜３４を選択的に少なくとも除去する。次いで、
ホトレジストパターン３６及びｎ型ウェル領域１２上に
形成されているゲート電極２ＯＡをマスクとしてｎ型ウ
ェル領域１２の所定箇所に、例えばヒ素（Ａｓ）イオン
３７をドーズ量５Ｘ１０”［ｃｍ−２］の条件でイオン
注入する。ヒ素がイオン注入された箇所を図中、参照符
号３８で示す。
トを塗布し、写真蝕刻法によりｎ型ウェル領域１４上を
覆うホトレジストパターン３６ヲ形成する。次いで、ホ
トレジストパターン３６をマスクとして、ｎ型ウェル領
域１２上のｎ型の拡散層が形成されるべき箇所に存在す
る窒化膜３４を選択的に少なくとも除去する。次いで、
ホトレジストパターン３６及びｎ型ウェル領域１２上に
形成されているゲート電極２ＯＡをマスクとしてｎ型ウ
ェル領域１２の所定箇所に、例えばヒ素（Ａｓ）イオン
３７をドーズ量５Ｘ１０”［ｃｍ−２］の条件でイオン
注入する。ヒ素がイオン注入された箇所を図中、参照符
号３８で示す。
このヒ素のイオン注入をもって、この実施例におけるＭ
ＯＳＦＥＴのソース／ドレイン領域を形成するための不
純物の導入は終了する。ここで、フッ化ボロンのイオン
注入箇所３０は、後にｐチャネル型ＭＯ３ＦＥＴのソー
ス／ドレイン領域となり、同様にヒ素のイオン注入箇所
３８は、ｎチャネル型ＭＯＳＦＥＴのソース／ドレイン
領域となる。
ＯＳＦＥＴのソース／ドレイン領域を形成するための不
純物の導入は終了する。ここで、フッ化ボロンのイオン
注入箇所３０は、後にｐチャネル型ＭＯ３ＦＥＴのソー
ス／ドレイン領域となり、同様にヒ素のイオン注入箇所
３８は、ｎチャネル型ＭＯＳＦＥＴのソース／ドレイン
領域となる。
尚、リンのイオン注入箇所２４は、所謂“ＬＤＤ”構造
を構成する低不純物濃度の領域となる。
を構成する低不純物濃度の領域となる。
次いで、同図（ｊ）に示すように、例えば酸化性雰囲気
中にて、導入不純物の活性化アニールを行なう。該アニ
ールの条件の一例としては、例えば温度９５０［’Ｃ］
程度、処理時間６０分程度が挙げられる。
中にて、導入不純物の活性化アニールを行なう。該アニ
ールの条件の一例としては、例えば温度９５０［’Ｃ］
程度、処理時間６０分程度が挙げられる。
この時、シリコンが露出している箇所は酸化され、図中
に示す如く酸化膜４０か形成される。そして、該アニー
ルが終了することにより、ｎチャネル型ＭＯＳＦＥＴの
ヒ素をドナーとした高不純物濃度のｎ°型ソース／ドレ
イン領域３８Ａ１及びＬＤＤ構造を実現するリンをドナ
ーとした低不純物濃度のｎ−型領域２４＾が形成される
。これと同時に、ｎチャネル型ＭＯＳＦＥＴのボロンを
アクセプタとした高不純物濃度のｐ＋型ソース／ドレイ
ン領域３０Ａ及び３０Ｂが形成される。
に示す如く酸化膜４０か形成される。そして、該アニー
ルが終了することにより、ｎチャネル型ＭＯＳＦＥＴの
ヒ素をドナーとした高不純物濃度のｎ°型ソース／ドレ
イン領域３８Ａ１及びＬＤＤ構造を実現するリンをドナ
ーとした低不純物濃度のｎ−型領域２４＾が形成される
。これと同時に、ｎチャネル型ＭＯＳＦＥＴのボロンを
アクセプタとした高不純物濃度のｐ＋型ソース／ドレイ
ン領域３０Ａ及び３０Ｂが形成される。
上記のような半導体装置、及びその製造方法であると、
特にｎチャネル型ＭＯＳＦＥＴのｐ型ソース／ドレイン
領域３０Ａの上方に窒化膜３４が形成されていることか
ら、該窒化膜３４直下の領域においてボロンの拡散、及
びボロンのアウトデイフュージョンをも抑制できる。こ
れにより、基板深さ方向、及び平面方向ともに拡散層寸
法を小さくでき、微細化が達成できるとともに、高不純
物濃度であるｐ＋型ソース／ドレイン領域３０Ａを形成
することができる。このｐ＋型ソース／トレイン領域３
０Ａは、例えば基板表面において、不純物濃度１０１９
〜１０２０［ｃ ｍ−’］程度の範囲で不純物を有する
ことか可能であり、ここに図示せぬ配線がコンタクトさ
れても、そのコンタクト抵抗は充分に小さいものとでき
る。さらにｐ＋型ソース／ドレイン領域３０Ａ不純物濃
度が全般的に高いため、そのシート抵抗も充分に小さく
できる。
特にｎチャネル型ＭＯＳＦＥＴのｐ型ソース／ドレイン
領域３０Ａの上方に窒化膜３４が形成されていることか
ら、該窒化膜３４直下の領域においてボロンの拡散、及
びボロンのアウトデイフュージョンをも抑制できる。こ
れにより、基板深さ方向、及び平面方向ともに拡散層寸
法を小さくでき、微細化が達成できるとともに、高不純
物濃度であるｐ＋型ソース／ドレイン領域３０Ａを形成
することができる。このｐ＋型ソース／トレイン領域３
０Ａは、例えば基板表面において、不純物濃度１０１９
〜１０２０［ｃ ｍ−’］程度の範囲で不純物を有する
ことか可能であり、ここに図示せぬ配線がコンタクトさ
れても、そのコンタクト抵抗は充分に小さいものとでき
る。さらにｐ＋型ソース／ドレイン領域３０Ａ不純物濃
度が全般的に高いため、そのシート抵抗も充分に小さく
できる。
又、これと同時に、サイドウオール３２Ｂ直下のｐ′″
型ソース／ドレイン領域３０Ｂにあっては、ボロンの拡
散が抑制されないため、ボロンがより拡散し、ｐ″″型
ソース／ドレイン領域の不純物濃度が低下する。このｐ
型頭域３０Ｂの不純物濃度は、例えば１０１７〜１０
】８［ｃ ｍ−３］程度の範囲となる。
型ソース／ドレイン領域３０Ｂにあっては、ボロンの拡
散が抑制されないため、ボロンがより拡散し、ｐ″″型
ソース／ドレイン領域の不純物濃度が低下する。このｐ
型頭域３０Ｂの不純物濃度は、例えば１０１７〜１０
】８［ｃ ｍ−３］程度の範囲となる。
これにより、ｐチャネル型ＭＯ５ＦＥＴでも、自ずとＬ
ＤＤ構造となり、ゲート電極２０Ｂ直下での電界集中が
緩和され、特に衝突イオン化増倍（ＩＩＩｐａｃｔ １
ｏｎｚａｔｉｏｎ ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）等
のショートチャネル効果を防止でき、ショートチャネル
効果耐性に優れた高信頼性のｐチャネル型ＭＯ５ＦＥＴ
か実現できる。
ＤＤ構造となり、ゲート電極２０Ｂ直下での電界集中が
緩和され、特に衝突イオン化増倍（ＩＩＩｐａｃｔ １
ｏｎｚａｔｉｏｎ ｍｕｌｔｉｐｌｉｃａｔｉｏｎ）等
のショートチャネル効果を防止でき、ショートチャネル
効果耐性に優れた高信頼性のｐチャネル型ＭＯ５ＦＥＴ
か実現できる。
又、ｐチャネル型ＭＯ３ＦＥＴのＬＤＤ構造化は、今後
いっそうの微細化の進展によって予想されるゲート酸化
膜１８への正孔のトラップによったしきい値変動等の発
生を未然に防ぐことが可能である。しかも、ＬＤＤ構造
化するにあたり、ｎチャネル型ＭＯＳＦＥＴで行なわれ
るような２度に及ぶ不純物導入工程を経なくても、１度
の不純物導入で、その後の窒化膜３４直下の拡散層の伸
びと、サイドウオール３２Ｂ１即ち、酸化膜直下の拡散
層の伸びとの違いを利用するだけでてき、簡単に、かつ
工程の増加なしにＬＤＤ構造化することができる。
いっそうの微細化の進展によって予想されるゲート酸化
膜１８への正孔のトラップによったしきい値変動等の発
生を未然に防ぐことが可能である。しかも、ＬＤＤ構造
化するにあたり、ｎチャネル型ＭＯＳＦＥＴで行なわれ
るような２度に及ぶ不純物導入工程を経なくても、１度
の不純物導入で、その後の窒化膜３４直下の拡散層の伸
びと、サイドウオール３２Ｂ１即ち、酸化膜直下の拡散
層の伸びとの違いを利用するだけでてき、簡単に、かつ
工程の増加なしにＬＤＤ構造化することができる。
第２図は上記実施例に係わるＭＯＳＦＥＴの不純物プロ
ファイルのシュミレーション結果を示す図、第３図は窒
化膜がない従来のＭＯＳＦＥＴの不純物プロファイルの
シュミレーション結果を示す図である。第２図、第３図
中の線Ｉはボロンのプロファイルを示し、同様に線■は
リンのプロファイル、線■はＭＯＳＦＥＴにおけるｐ型
ソース／ドレイン領域の実効的なプロファイルを示して
いる。
ファイルのシュミレーション結果を示す図、第３図は窒
化膜がない従来のＭＯＳＦＥＴの不純物プロファイルの
シュミレーション結果を示す図である。第２図、第３図
中の線Ｉはボロンのプロファイルを示し、同様に線■は
リンのプロファイル、線■はＭＯＳＦＥＴにおけるｐ型
ソース／ドレイン領域の実効的なプロファイルを示して
いる。
第２図に示すように、上記実施例に係わるＭＯＳＦＥＴ
では、基板表面から浅い箇所にボロンが高濃度に含有さ
れ（線Ｉ参照）、ｐ型ソース／ドレイン領域がシャロー
化される（線■参照）。
では、基板表面から浅い箇所にボロンが高濃度に含有さ
れ（線Ｉ参照）、ｐ型ソース／ドレイン領域がシャロー
化される（線■参照）。
これに対して従来のＭＯＳＦＥＴでは第３図に示すよう
に、ボロンが基板内部に深くまで拡がって濃度が低下す
るとともに（線Ｉ参照）、ｐ型ソース／ドレイン領域が
基板深くまで形成されてしまう（線■参照）。
に、ボロンが基板内部に深くまで拡がって濃度が低下す
るとともに（線Ｉ参照）、ｐ型ソース／ドレイン領域が
基板深くまで形成されてしまう（線■参照）。
［発明の効果コ
以上説明したようにこの発明によれば、特にボロンにて
形成されたｐ型拡散層のＯＥＤ効果による伸びが最小限
に抑制され、基板深さ方向、及び平面方向ともに拡散層
寸法が小さく微細で、しかも高不純物濃度であるｐ型拡
散層を形成できる半導体装置の製造方法、これとともに
、微細、かつ高不純物濃度のｐ型拡散層を有し、しかも
ショートチャネル効果耐性に優れた半導体装置を提供で
きる。
形成されたｐ型拡散層のＯＥＤ効果による伸びが最小限
に抑制され、基板深さ方向、及び平面方向ともに拡散層
寸法が小さく微細で、しかも高不純物濃度であるｐ型拡
散層を形成できる半導体装置の製造方法、これとともに
、微細、かつ高不純物濃度のｐ型拡散層を有し、しかも
ショートチャネル効果耐性に優れた半導体装置を提供で
きる。
第１図（ａ）乃至第１図（ｊ）はこの発明の一実施例に
係わるＣＭＯ３型半導体装置を製造工程順にそれぞれ示
した断面図、第２図は上記実施例に係わるＭＯＳＦＥＴ
の不純物プロファイルのシュミレーション結果を示す図
、第３図は窒化膜かない従来のＭＯＳＦＥＴの不純物プ
ロファイルのシュミレーション結果を示す図である。 １０・・・ｐ型シリコン基板、１８・・・ゲート酸化膜
、２０Ｂ・・・ゲート電極、２９・・・フッ化ボロンイ
オン、３０・・・フッ化ボロンイオン注入箇所、３０Ａ
・・・ｐ゛型ソース／ドレイン領域、３０Ｂ・・・低不
純物濃度ｐ型ソース／ドレイン領域、３２Ｂ・・・サイ
ドウオール、３４・・・窒化膜。 出願人代理人 弁理士 鈴江武彦 第 図（ａ） 第 図（ｂ） 第 図（ｃ） Ｕ 第 図 Ｕ 第１図（１） 第 図（ｆ） １゜ 第 図（Ｊ
係わるＣＭＯ３型半導体装置を製造工程順にそれぞれ示
した断面図、第２図は上記実施例に係わるＭＯＳＦＥＴ
の不純物プロファイルのシュミレーション結果を示す図
、第３図は窒化膜かない従来のＭＯＳＦＥＴの不純物プ
ロファイルのシュミレーション結果を示す図である。 １０・・・ｐ型シリコン基板、１８・・・ゲート酸化膜
、２０Ｂ・・・ゲート電極、２９・・・フッ化ボロンイ
オン、３０・・・フッ化ボロンイオン注入箇所、３０Ａ
・・・ｐ゛型ソース／ドレイン領域、３０Ｂ・・・低不
純物濃度ｐ型ソース／ドレイン領域、３２Ｂ・・・サイ
ドウオール、３４・・・窒化膜。 出願人代理人 弁理士 鈴江武彦 第 図（ａ） 第 図（ｂ） 第 図（ｃ） Ｕ 第 図 Ｕ 第１図（１） 第 図（ｆ） １゜ 第 図（Ｊ
Claims (6)
- （１）第１導電型の半導体基板上に該基板と絶縁された
状態にて形成された配線層と、 前記配線層両脇に対応する前記基板内に形成された少な
くとも２つの第２導電型の拡散層と、前記配線層の側部
に接し、かつ前記拡散層の上方を一部覆うように形成さ
れた側部絶縁膜と有する半導体装置において、 少なくとも前記拡散層に対応する上方に形成され、前記
半導体装置製造時に前記拡散層を構成する不純物の拡散
を制御するための耐酸化性絶縁膜を有し、 前記耐酸化性絶縁膜直下の前記拡散層の不純物濃度が、
前記側部絶縁膜直下の前記拡散層の不純物濃度より高い
ことを特徴とする半導体装置。 - （２）前記耐酸化性絶縁膜は窒化膜であることを特徴と
する請求項（１）記載の半導体装置。 - （３）前記不純物はボロンであることを特徴とする請求
項（１）あるいは（２）いずれかに記載の半導体装置。 - （４）第１導電型の半導体基板上に、該基板と絶縁され
た状態にて導体層を形成する工程と、前記導体層をパタ
ーニングし、配線層を形成する工程と、 形成された前記配線層をマスクにして前記基板内に第２
導電型の不純物を導入する工程と、全面に絶縁膜を形成
する工程と、 前記配線層側部に前記絶縁膜が残るように前記絶縁膜を
エッチングして側部絶縁膜を形成するとともに、前記不
純物が導入された基板表面の一部を露出させる工程と、 少なくとも露出した前記基板表面を選択的に耐酸化性絶
縁膜化する工程と、 酸化性雰囲気にて前記不純物を活性化熱処理する工程と
、 を具備することを特徴とする半導体装置の製造方法。 - （５）前記耐酸化性絶縁膜化は窒化であることを特徴と
する請求項（４）記載の半導体装置の製造方法。 - （６）前記不純物はボロンであることを特徴とする請求
項（４）あるいは（５）記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168931A JP2907344B2 (ja) | 1990-06-27 | 1990-06-27 | 半導体装置およびその製造方法 |
| KR1019910010434A KR940008729B1 (ko) | 1990-06-27 | 1991-06-24 | 반도체장치 및 그 제조방법 |
| US07/719,619 US5266823A (en) | 1990-06-27 | 1991-06-24 | Semiconductor device having film for controlling diffusion of impurity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168931A JP2907344B2 (ja) | 1990-06-27 | 1990-06-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457337A true JPH0457337A (ja) | 1992-02-25 |
| JP2907344B2 JP2907344B2 (ja) | 1999-06-21 |
Family
ID=15877204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168931A Expired - Fee Related JP2907344B2 (ja) | 1990-06-27 | 1990-06-27 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5266823A (ja) |
| JP (1) | JP2907344B2 (ja) |
| KR (1) | KR940008729B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1007221A3 (nl) * | 1993-06-15 | 1995-04-25 | Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JP2003031695A (ja) * | 2001-06-30 | 2003-01-31 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335904A (ja) | 1994-06-14 | 1995-12-22 | Semiconductor Energy Lab Co Ltd | 薄膜半導体集積回路 |
| US6433361B1 (en) | 1994-04-29 | 2002-08-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor integrated circuit and method for forming the same |
| JP3312083B2 (ja) | 1994-06-13 | 2002-08-05 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US5525064A (en) * | 1995-01-19 | 1996-06-11 | Teledyne Electronic Technologies | Connector with molded stud(s) and insulated nuts |
| JPH08250728A (ja) * | 1995-03-10 | 1996-09-27 | Sony Corp | 電界効果型半導体装置及びその製造方法 |
| JP3472655B2 (ja) * | 1995-10-16 | 2003-12-02 | ユー・エム・シー・ジャパン株式会社 | 半導体装置 |
| KR100226740B1 (ko) * | 1997-03-12 | 1999-10-15 | 구본준 | 반도체 소자의 제조방법 |
| US6221709B1 (en) | 1997-06-30 | 2001-04-24 | Stmicroelectronics, Inc. | Method of fabricating a CMOS integrated circuit device with LDD N-channel transistor and non-LDD P-channel transistor |
| US7245018B1 (en) * | 1999-06-22 | 2007-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof |
| US6992152B2 (en) * | 1999-10-19 | 2006-01-31 | Texas Petrochemicals Lp | Apparatus and method for controlling olefin polymerization process |
Citations (1)
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|---|---|---|---|---|
| JPS63217655A (ja) * | 1987-03-06 | 1988-09-09 | Toshiba Corp | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4623912A (en) * | 1984-12-05 | 1986-11-18 | At&T Bell Laboratories | Nitrided silicon dioxide layers for semiconductor integrated circuits |
| JP2559397B2 (ja) * | 1987-03-16 | 1996-12-04 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
-
1990
- 1990-06-27 JP JP2168931A patent/JP2907344B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-24 US US07/719,619 patent/US5266823A/en not_active Expired - Lifetime
- 1991-06-24 KR KR1019910010434A patent/KR940008729B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217655A (ja) * | 1987-03-06 | 1988-09-09 | Toshiba Corp | 半導体装置の製造方法 |
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| BE1007221A3 (nl) * | 1993-06-15 | 1995-04-25 | Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JP2003031695A (ja) * | 2001-06-30 | 2003-01-31 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920001750A (ko) | 1992-01-30 |
| KR940008729B1 (ko) | 1994-09-26 |
| US5266823A (en) | 1993-11-30 |
| JP2907344B2 (ja) | 1999-06-21 |
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