KR100226740B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100226740B1 KR100226740B1 KR1019970008321A KR19970008321A KR100226740B1 KR 100226740 B1 KR100226740 B1 KR 100226740B1 KR 1019970008321 A KR1019970008321 A KR 1019970008321A KR 19970008321 A KR19970008321 A KR 19970008321A KR 100226740 B1 KR100226740 B1 KR 100226740B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- gate line
- contact hole
- gate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 60
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 25
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 24
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000010936 titanium Substances 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000018109 developmental process Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- -1 Phosphorus ions Chemical class 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
- H10D84/0133—Manufacturing common source or drain regions between multiple IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0135—Manufacturing their gate conductors
- H10D84/0137—Manufacturing their gate conductors the gate conductors being silicided
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
자동정렬된콘택(self-aligned contact) 형성공정과 실리사이드 형성공정을 동일한 일련의 공정으로 하나의 칩에 형성하기에 적당한 반도체 소자의 제조방법에 관한 것으로, 이와 같은 반도체 소자의 제조방법은 셀 영역과 로직 소자를 구비한 반도체 소자의 제조방법에 있어서, 각각의 상기 셀 영역과 로직 소자의 반도체 기판에 게이트산화막을 구비한 제 1, 제 2 게이트 라인을 형성하는 제 1 공정과, 상기 제 1, 제 2 게이트 라인의 양측면에 측벽산화막을 형성하는 제 2 공정과, 상기 제 1, 제 2 게이트 라인의 양측 반도체 기판에 불순물영역들을 형성하는 제 3 공정과, 상기 제 1, 제 2 게이트 라인을 포함한 반도체 기판 전면에 실리콘질화막을 형성하는 제 4 공정과, 상기 로직 소자의 제 2 게이트 라인 및 제 2 게이트 라인과 인접한 불순물영역 상의 실리콘질화막을 제거하는 제 5 공정과, 상기 제 2 게이트 라인의 상부와 상기 제 1 게이트 라인 양측의 상기 불순물영역상에 실리사이드층을 형성하는 제 6 공정과, 전면에 산화막을 형성하는 제 7 공정과, 상기 제 2 게이트 라인 일측의 불순물영역상의 실리사이드층과 제 1 게이트 라인 일측의 불순물영역에 각각 제 1 콘택홀과 제 2 콘택홀을 형성하는 제 8 공정을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자에 대한 것으로 특히 자동정렬된콘택(self-aligned contact) 형성공정과 실리사이드 형성공정을 동일한 일련의 공정으로 하나의 칩에 형성하기에 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화되면서 디램 소자의 경우에 칩내에 1 기가(G:Giga) 비트(bit)의 정보를 기억시킬 수 있는 디램 소자가 개발중이다. 이와 같은 1G 디램 소자내의 단위정보를 기억시킬 수 있는 단위 소자의 크기는 0.3 ㎛2내외이어야 한다. 이것을 실현하기 위하여 초미세화된 패턴형성기술과 관련된 제반 기술의 개발이 요구되고 있다.
초미세화된 패턴형성기술의 대표적인 예로 콘택홀을 형성하기 위하여 자동 정렬된 콘택홀 형성공정이 있다. 이것은 0.3 ㎛2이하의 단위셀을 제조하는 기술에 없어서는 안될기술이고, 자동 정렬된 콘택홀 형성공정을 이용하므로써 패턴형성이 더 용이해진다.
또한 멀티미디어의 발달로 더 향상된 복잡한 기능의 제품이 필요하게 되었고 이와 같은 기능을 갖고 있으면서도 관련 시스템 측면에서는 소형화, 경량화 및 휴대화가 요구되고 있다.
따라서 이와 같이 상반된 두가지를 만족시키기 위해서 관련 반도체 소자의 원칩(one chip)화가 최근의 반도체 소자의 제조기술의 관심사로 부각되고 있다.
대표적인 추세로 디램 소자의 셀영역과 로직(Logic) 소자를 통합하여 원칩화하려는 움직임이 있다. 이를 가능하게 하기 위하여 새로운 반도체 단위공정의 개발보다는 종래의 디램의 셀 영역의 제조공정과 로직(Logic) 소자의 제조공정을 접목시킬 수 있는 기술의 개발이 요구되고 있다.
첨부 도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 1f는 종래 반도체 소자 중 디램의 셀 영역의 형성방법을 나타낸 공정단면도이고, 도 2a 내지 2f는 종래 반도체 소자 중 로직 소자의 형성방법을 나타낸 공정단면도이다.
종래에는 셀영역과 로직 소자를 별도의 공정으로 형성하였다.
종래 반도체 소자 중 셀 영역의 형성방법은 도 1a에 도시한 바와 같이 반도체 기판(1)에 활성영역과 필드영역을 정의한 후 필드영역에 필드산화막(2)을 형성시킨다. 이어서 전면에 제 1 산화막과 폴리실리콘층과 제 1 실리콘질화막을 차례로 증착한다.(도면에는 도시되지 않았다.) 이후에 감광막을 도포하여 노광 및 현상공정으로 선택적으로 패터닝한 후 패터닝된 감광막을 마스크로 이용하여 제 1 실리콘질화막과 폴리실리콘층과 제 1 산화막을 이방성 식각하여 전면에 게이트 캡 질화막(5)과 게이트 라인(4)과 게이트 산화막(3)을 적층하여 형성한다.
다음에 게이트 라인(4) 양측의 반도체 기판(1)에 N형의 저농도 이온을 주입하여 LDD(Light Doped Drain) 영역(6)을 형성한다.
도 1b 에 도시한 바와 같이 전면에 제 2 실리콘질화막(7)을 증착한다.
도 1c에 도시한 바와 같이 제 2 실리콘질화막(7)을 이방성 식각으로 제거하여 게이트산화막(3)과 게이트 라인(4)과 게이트 캡 질화막(5) 양측면에 측벽절연막(7a)을 형성한다. 그리고 측벽절연막(7a)과 게이트 라인(4)을 마스크로 반도체 기판(7)에 N형의 고농도 불순물이온을 주입하여 소오스/드레인 영역(8)을 형성한다.
도 1d에 도시한 바와 같이 반도체 기판(1)에 제 2 산화막(9)을 증착한다.
도 1e에 도시한 바와 같이 전면에 감광막(10)을 도포한 후 노광 및 현상공정으로 게이트 라인(4) 사이의 감광막(10)을 패터닝한다.
도 1f에 도시한 바와 같이 감광막(10)을 마스크로하여 산화막과 실리콘질화막의 식각선택비가 높은 조건으로 상기 제 2 산화막(9)을 자동 정렬된 콘택홀 형성공정을 통하여 게이트 라인(4) 사이의 소오스/드레인 영역(8)이 드러나도록 콘택홀을 형성한다.
이어서 로직 소자의 실리사이드층의 형성방법을 설명하면 다음과 같다.
도 2a에 도시한 바와 같이 반도체 기판(1)에 활성영역과 필드영역을 정의한 후 필드영역에 필드산화막(2)을 형성시킨다. 그리고 전면에 제 1 산화막과 폴리실리콘층을 증착한 후 감광막을 도포하고 노광 및 현상공정을 통하여 소정영역을 패터닝한다.(도면에는 도시되지 않았다.) 다음에 패터닝된 감광막을 마스크로 이용하여 제 1 산화막과 폴리실리콘층을 제거하여 소정영역에 게이트산화막(13)과 게이트 라인(14)을 형성한다.
도 2b에 도시한 바와 같이 게이트 라인(14) 양측면에 저농도 N형 불순물 이온을 주입하여 LDD 영역(15)을 형성한다.
도 2c에 도시한 바와 같이 제 2 산화막을 증착한 후 에치백으로 게이트산화막(13)과 게이트 라인(14) 양측면에 측벽절연막(16)을 형성한다.
도 2d에 도시한 바와 같이 측벽절연막(16)과 게이트 라인(14)을 마스크로 이용하여 반도체 기판(11)에 N형의 고농도 불순물 이온을 주입하여 소오스/드레인 영역(17)을 형성한다.
도 2e에 도시한 바와 같이 반도체 기판(11)에 금속층(18)을 증착한다. 이때 금속층(18)으로는 티나늄(Ti)이나 텅스텐(W)이나 탄탈늄(Ta)을 사용할 수 있다.
도 2f에 도시한 바와 같이 열공정을 통하여 금속층(18)과 접촉된 게이트 라인(14) 상부와 소오스/드레인 영역(17)상에 실리사이드층(19)을 형성한다. 이후에 실리사이드층(19)이 형성되지 않는 금속층(18)을 제거한다.
상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, 디램의 셀영역의 게이트 라인 양측면의 측벽절연막을 실리콘질화막으로 형성하므로써 트랜지스터 동작시 발생하는 핫 캐리어를 트랩할 수 있는 영역이 실리콘질화막에 많이 발생한다. 이에따라 채널의 저항이 커지고 트랜지스터가 오동작할 수 있으므로 소자의 신뢰성이 떨어진다.
둘째, 로직 소자와 디램의 셀영역을 하나의 칩에 일련의 공정으로 제조할 때 게이트 라인 양측면의 측벽절연막을 산화막대신 실리콘질화막으로 형성한다면 실리콘질화막이 산화막에 비하여 비대칭성을 갖기 때문에 실리콘원자를 끌어당기는 전기적인 힘(Coulmb's force)이 작용한다. 이에따라서 소오스/드레인 영역과 게이트 라인의 실리콘 원자가 실리콘질화막으로 형성된 측벽절연막으로 이동하여 실리사이드를 형성하게 되어 게이트 라인과 소오스/드레인 영역이 전기적으로 연결되는 브리지 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 하나의 칩에 자동정렬된 콘택 형성공정을 통한 디램의 셀 영역과, 실리사이드 형성공정을 통한 로직 소자를 일련의 공정으로 하나의 칩에 형성하기에 적당한 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1f는 종래 반도체 소자 중 셀영역의 형성방법을 나타낸 공정단면도
도 2a 내지 2f는 종래 반도체 소자 중 로직 소자의 형성방법을 나타낸 공정단면도
도 3a 내지 3l은 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31: 반도체 기판 32: 필드산화막
33: 게이트산화막 34: 게이트 라인
35: LDD(Lightly Doped Drain) 영역 36: 제 1 산화막
36a: 측벽절연막 37: 소오스/드레인 영역
38: 실리콘질화막 39, 42: 감광막
40: 금속층 40a: 실리사이드층
41: 제 2 산화막
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 제조방법은 셀 영역과 로직 소자를 구비한 반도체 소자의 제조방법에 있어서, 각각의 상기 셀 영역과 로직 소자의 반도체 기판에 게이트산화막을 구비한 제 1, 제 2 게이트 라인을 형성하는 제 1 공정과, 상기 제 1, 제 2 게이트 라인의 양측면에 측벽산화막을 형성하는 제 2 공정과, 상기 제 1, 제 2 게이트 라인의 양측 반도체 기판에 불순물영역들을 형성하는 제 3 공정과, 상기 제 1, 제 2 게이트 라인을 포함한 반도체 기판 전면에 실리콘질화막을 형성하는 제 4 공정과, 상기 로드 영역의 제 2 게이트 라인 및 제 2 게이트 라인과 인접한 불순물영역 상의 실리콘질화막을 제거하는 제 5 공정과, 상기 제 2 게이트 라인의 상부와 상기 제 1 게이트 라인 양측의 상기 불순물영역상에 실리사이드층을 형성하는 제 6 공정과, 전면에 산화막을 형성하는 제 7 공정과, 상기 제 2 게이트 라인 일측의 불순물영역상의 실리사이드층과 제 1 게이트 라인 일측의 불순물영역에 각각 제 1 콘택홀과 제 2 콘택홀을 형성하는 제 8 공정을 포함하여 이루어짐을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 3a 내지 3l은 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도이다.
본 발명 반도체 소자의 제조방법은 하나의 칩에 디램 소자의 셀 영역과 로직(Logic) 소자를 일련의 공정으로 제조한 것이다.
도면상에 좌측이 디램의 셀 영역이고 우측이 로직 소자의 제조방법을 나타낸 것이다.
도 3a에 도시한 바와 같이 반도체 기판(31)에 활성영역과 필드영역을 정의한 후 필드영역에 필드산화막(32)을 형성한다.
상기 전면에 열산화공정으로 게이트 산화막(33)을 형성한다. 그리고 폴리실리콘층을 증착한후 감광막 도포하여(도면에는 도시되지 않았다.) 노광 및 현상공정으로 선택적으로 패터닝하고 패터닝된 감광막을 이용하여 상기 폴리실리콘층과 게이트 산화막(33)을 식각하여 활성영역에 게이트 산화막(33)과 게이트 라인(34)을 형성한다.
이후에 게이트 라인(34)양측의 반도체 기판(31)에 인(Phosphorus) 이온을 주입하여 LDD(Light Doped Drain) 영역(35)을 형성한다.
도 3b에 도시한 바와 같이 전면에 화학기상 증착법으로 제 1 산화막(36)을 형성한다.
도 3c에 도시한 바와 같이 제 1 산화막(36)을 에치백하여 게이트 라인(34)의 양측면에 측벽절연막(36a)을 형성한다.
그리고 측벽절연막(36a)과 게이트 라인(34)을 마스크로 반도체 기판(31)에 고농도 n형 불순물 이온을 주입하여 소오스/드레인 영역(37)을 형성한다.
도 3d에 도시한 바와 같이 전면에 화학기상 증착법으로 실리콘질화막(38)을 얇게 형성한다.
도 3e에 도시한 바와 같이 전면에 감광막(39)을 도포한 후 노광 및 현상공정으로 로직 소자 상부의 감광막(39)을 제거한다.
이후에 상기 감광막(39)을 마스크로 이용하여 로직 소자 상에 형성된 실리콘 질화막(38)을 제거한다.
도 3f에 도시한 바와 같이 전면에 스퍼터법으로 금속층(40)을 형성한다.
이때 금속층(40)은 티타늄(Ti)이나 텅스텐(W)이나 탄탈늄(Ta)을 사용할 수 있다.
도 3g에 도시한 바와 같이 불활성 기체를 주입한 상태에서 500∼700℃의 온도로 열처리하여 게이트 라인(34) 상부와 소오스/드레인 영역(37)과 접촉된 금속층(40)에 실리사이드층(40a)을 형성한다. 이때 예를 들어 티타늄(Ti)으로 이루어진 금속층(40)의 경우는 Ti원자 한개가 Si원자 두 개와 반응하여 티나늄 실리사이드(TiSi2)층이 형성된다. 이때 티나늄 실리사이드층의 형성은 티나늄이 실리콘의 노출된 표면에서 실리콘을 소모하면서 만들어진다.
도 3h에 도시한 바와 같이 실리사이드층(40a)이 형성되지 않은 금속층(40)을 암모니아 수용액에 담구어서 제거한다.
이어서 700∼800℃에서 열처리하여 실리사이드층(40a)을 안정화시킨다.
화학기상 증착법으로 제 2 산화막(41)을 반도체 기판(31)에 평탄하게 증착한다.
도 3i에 도시한 바와 같이 전면에 감광막(42)을 도포하여 노광 및 현상공정으로 디램 소자의 게이트 라인(34)일측의 소오스/드레인 영역(37)상부 및 로직 소자의 게이트 라인(34)일측의 소오스/드레인 영역(37)상측의 감광막(42)을 제거한다. 이때 디램 소자의 감광막(42)은 실제 차후의 공정으로 접하게 될 반도체 기판(31) 보다 큰 크기로 패터닝하여 셀프얼라인 공정을 행하고, 로직 소자의 감광막(42)은 실제 실리사이드층(40a)과 접촉될 부분과 일치하게 패드 패터닝한다.
도 3j에 도시한 바와 같이 상기 패터닝된 감광막(42)을 마스크로 이용하여 제 2 산화막(41)과 실리콘질화막(38)의 식각선택비가 높은 CHF3와 C2F6와 Ar 가스가 혼합된 상태에서 이방성 식각으로 실리콘질화막(38)과 실리사이드층(40a)이 노출될 때까지 제 2 산화막(41)을 제거한다. 이에 따라 디램 소자가 형성되는 영역은 실리콘질화막(38)이 노출되어 자동정렬된 콘택홀이 형성되고, 로직 소자가 형성되는 영역은 패터닝에 의하여 실리사이드층(40a)이 노출되도록 콘택홀이 형성된다.
도 3k에 도시한 바와 같이 RF(raido frequence) 바이어스를 인가하지 않고 플라즈마 식각하여 실리콘질화막(38)을 식각하여 디램 소자와 로직 소자의 콘택홀을 형성한다.
이와 같이 플라즈마 식각방법을 이용하면 반도체 기판(31)의 손상없이 실리콘질화막(38)을 식각할 수 있다.
도 3l에 도시한 바와 같이 상기 감광막(42)을 제거하여 디램 소자의 자동정렬된 콘택홀 형성공정과 로직 소자의 실리사이드층(40a)의 형성공정을 일련의 공정으로 통합하여 하나의 칩에 형성한다.
상기와 같이 제조되는 본 발명 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
하나의 칩에 일련의 공정으로 디램의 셀 영역과, 로직 소자를 제조할 때, 로직 소자와 디램의 셀 영역의 게이트 라인 양측면의 측벽절연막을 산화막으로 형성하므로써, 로직 소자의 게이트 라인 상에 실리사이드층을 형성하여도 게이트 라인과 소오스/드레인이 전기적으로 연결되는 브리지(Bridge) 문제를 방지할 수 있어서 트랜지스터가 오동작하는 일이 없다.
Claims (8)
- 셀 영역과 로직 소자를 구비한 반도체 소자의 제조방법에 있어서,각각의 셀 영역과 로직 소자부분의 반도체 기판에 게이트산화막을 구비한 제 1, 제 2 게이트 라인을 형성하는 제 1 공정과,상기 제 1, 제 2 게이트 라인의 양측면에 측벽산화막을 형성하는 제 2 공정과,상기 제 1, 제 2 게이트 라인의 양측 반도체 기판에 불순물영역들을 형성하는 제 3 공정과,상기 제 1, 제 2 게이트 라인을 포함한 반도체 기판 전면에 실리콘질화막을 형성하는 제 4 공정과,상기 로직 소자의 제 2 게이트 라인 및 제 2 게이트 라인과 인접한 불순물영역 상의 실리콘질화막을 제거하는 제 5 공정과,상기 제 2 게이트 라인의 상부와 상기 제 2 게이트 라인 양측의 상기 불순물영역상에 실리사이드층을 형성하는 제 6 공정과,전면에 산화막을 형성하는 제 7 공정과,상기 제 2 게이트 라인 일측의 불순물영역상의 실리사이드층과 제 1 게이트 라인 일측의 불순물영역에 각각 제 1 콘택홀과 제 2 콘택홀을 형성하는 제 8 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 제 5 공정후 전면에 금속층을 증착하는 공정과, 상기 제 2 게이트 라인 상부와 상기 제 2 게이트 라인 양측의 불순물영역에 열처리를 통하여 실리사이드층이 형성되는 공정을 더 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 금속층은 티타늄(Ti)이나 텅스텐(W)이나 탄탈늄(Ta)과 같은 금속으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 열처리는 500∼700℃의 온도로 진행함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 콘택홀은 실리사이드층이 드러나는 영역과 일치하도록 패터닝하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 콘택홀과 제 2 콘택홀을 형성할 때 상기 산화막의 제거는 CHF3와 C2F6와 Ar이 혼합된 상태에서 진행함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 콘택홀은 상기 제 1 게이트 라인 일측의 상기 실리콘질화막을 RF 바이어스를 인가하지 않은 상태에서 플라즈마 식각으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 콘택홀은 마스크 패터닝으로 형성하고 제 2 콘택홀은 자동정렬된 콘택(self-aligned contact) 형성방법으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970008321A KR100226740B1 (ko) | 1997-03-12 | 1997-03-12 | 반도체 소자의 제조방법 |
| JP10035711A JPH10256511A (ja) | 1997-03-12 | 1998-02-18 | 半導体デバイスの製造方法 |
| US09/026,690 US6174774B1 (en) | 1997-03-12 | 1998-02-20 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970008321A KR100226740B1 (ko) | 1997-03-12 | 1997-03-12 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980073173A KR19980073173A (ko) | 1998-11-05 |
| KR100226740B1 true KR100226740B1 (ko) | 1999-10-15 |
Family
ID=19499496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970008321A Expired - Fee Related KR100226740B1 (ko) | 1997-03-12 | 1997-03-12 | 반도체 소자의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6174774B1 (ko) |
| JP (1) | JPH10256511A (ko) |
| KR (1) | KR100226740B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306259B1 (ko) * | 1998-10-29 | 2001-11-02 | 니시가키 코지 | 반도체 기억장치 및 그 제조방법 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4199338B2 (ja) | 1998-10-02 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP3623400B2 (ja) | 1998-07-13 | 2005-02-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100481985B1 (ko) * | 1998-09-25 | 2005-06-08 | 매그나칩 반도체 유한회사 | 고집적 mml반도체소자 제조방법 |
| KR100560632B1 (ko) * | 1998-10-01 | 2006-05-25 | 삼성전자주식회사 | 금속 샐러사이드를 이용한 반도체 장치의 제조방법 |
| KR100558540B1 (ko) * | 1999-05-21 | 2006-03-10 | 삼성전자주식회사 | 반도체 소자 제조방법 |
| JP2000332210A (ja) | 1999-05-24 | 2000-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100597619B1 (ko) * | 1999-05-24 | 2006-07-06 | 삼성전자주식회사 | 반도체 소자 제조방법 |
| US6258678B1 (en) * | 1999-08-02 | 2001-07-10 | Taiwan Semiconductor Manufacturing Company | Use of a wet etch dip step used as part of a self-aligned contact opening procedure |
| KR100321175B1 (ko) * | 1999-12-29 | 2002-03-18 | 박종섭 | Ｍｍｌ반도체소자의 게이트전극 형성방법 |
| KR100322891B1 (ko) * | 1999-12-30 | 2002-02-08 | 박종섭 | 복합반도체 소자의 게이트 전극 제조방법 |
| US6274488B1 (en) * | 2000-04-12 | 2001-08-14 | Ultratech Stepper, Inc. | Method of forming a silicide region in a Si substrate and a device having same |
| US6420264B1 (en) * | 2000-04-12 | 2002-07-16 | Ultratech Stepper, Inc. | Method of forming a silicide region in a Si substrate and a device having same |
| JP4733810B2 (ja) * | 2000-05-25 | 2011-07-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置およびその製造方法 |
| KR100393205B1 (ko) * | 2000-05-30 | 2003-07-31 | 삼성전자주식회사 | 자기정렬 콘택구조를 가진 메모리영역과 샐리사이디드된듀얼 게이트 구조의 로직영역이 병합된 ｍｍｌ 반도체소자 및 그 제조방법 |
| JP2002050697A (ja) * | 2000-08-07 | 2002-02-15 | Mitsubishi Electric Corp | 半導体装置の製造方法、及び半導体装置 |
| KR100399440B1 (ko) * | 2001-06-30 | 2003-09-29 | 주식회사 하이닉스반도체 | Ｍｄｌ 반도체 소자의 제조 방법 |
| US6661044B2 (en) * | 2001-10-22 | 2003-12-09 | Winbond Electronics Corp. | Method of manufacturing MOSEFT and structure thereof |
| KR100451033B1 (ko) * | 2002-06-27 | 2004-10-02 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
| US6624024B1 (en) * | 2002-08-29 | 2003-09-23 | Micron Technology, Inc. | Method and apparatus for a flash memory device comprising a source local interconnect |
| US9449831B2 (en) | 2007-05-25 | 2016-09-20 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US8871595B2 (en) | 2007-05-25 | 2014-10-28 | Cypress Semiconductor Corporation | Integration of non-volatile charge trap memory devices and logic CMOS devices |
| US8633537B2 (en) | 2007-05-25 | 2014-01-21 | Cypress Semiconductor Corporation | Memory transistor with multiple charge storing layers and a high work function gate electrode |
| US8093128B2 (en) * | 2007-05-25 | 2012-01-10 | Cypress Semiconductor Corporation | Integration of non-volatile charge trap memory devices and logic CMOS devices |
| US8940645B2 (en) | 2007-05-25 | 2015-01-27 | Cypress Semiconductor Corporation | Radical oxidation process for fabricating a nonvolatile charge trap memory device |
| US8643124B2 (en) | 2007-05-25 | 2014-02-04 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| US20090179253A1 (en) | 2007-05-25 | 2009-07-16 | Cypress Semiconductor Corporation | Oxide-nitride-oxide stack having multiple oxynitride layers |
| JP5040676B2 (ja) * | 2008-01-21 | 2012-10-03 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US8685813B2 (en) | 2012-02-15 | 2014-04-01 | Cypress Semiconductor Corporation | Method of integrating a charge-trapping gate stack into a CMOS flow |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2907344B2 (ja) * | 1990-06-27 | 1999-06-21 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5416036A (en) * | 1993-10-04 | 1995-05-16 | United Microelectronics Corporation | Method of improvement ESD for LDD process |
| US5547893A (en) * | 1995-12-27 | 1996-08-20 | Vanguard International Semiconductor Corp. | method for fabricating an embedded vertical bipolar transistor and a memory cell |
| US5792684A (en) * | 1997-04-21 | 1998-08-11 | Taiwan Semiconductor Manufacturing Company Ltd | Process for fabricating MOS memory devices, with a self-aligned contact structure, and MOS logic devices with salicide, both on a single semiconductor chip |
| US6001721A (en) * | 1998-02-19 | 1999-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide and salicide on the same chip |
-
1997
- 1997-03-12 KR KR1019970008321A patent/KR100226740B1/ko not_active Expired - Fee Related
-
1998
- 1998-02-18 JP JP10035711A patent/JPH10256511A/ja active Pending
- 1998-02-20 US US09/026,690 patent/US6174774B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306259B1 (ko) * | 1998-10-29 | 2001-11-02 | 니시가키 코지 | 반도체 기억장치 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10256511A (ja) | 1998-09-25 |
| KR19980073173A (ko) | 1998-11-05 |
| US6174774B1 (en) | 2001-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100226740B1 (ko) | 반도체 소자의 제조방법 | |
| US5744395A (en) | Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure | |
| KR100215845B1 (ko) | 반도체소자 제조방법 | |
| US5838051A (en) | Tungsten policide contacts for semiconductor devices | |
| KR100223832B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US5677242A (en) | Process of fabricating semiconductor integrated circuit device having small geometry contact by using spacer on photoresist mask | |
| US6281067B1 (en) | Self-aligned silicide process for forming silicide layer over word lines in DRAM and transistors in logic circuit region | |
| JP2796249B2 (ja) | 半導体記憶装置の製造方法 | |
| US6153457A (en) | Method of fabricating self-align-contact | |
| KR100327428B1 (ko) | 반도체 소자의 제조 방법 | |
| US6358798B1 (en) | Method for forming gate electrode by damascene process | |
| KR20090083654A (ko) | 금속 실리사이드를 포함하는 트랜지스터 및 그 제조 방법,이를 이용한 반도체 소자 제조 방법. | |
| JPH11220122A (ja) | 半導体装置の製造方法 | |
| US5736459A (en) | Method to fabricate a polysilicon stud using an oxygen ion implantation procedure | |
| US6159806A (en) | Method for increasing the effective spacer width | |
| US6221725B1 (en) | Method of fabricating silicide layer on gate electrode | |
| US6165900A (en) | Method for manufacturing semiconductor device | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| KR100190060B1 (ko) | 실리사이드 형성 방법 | |
| KR100240249B1 (ko) | 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법 | |
| KR100223935B1 (ko) | 반도체소자 제조방법 | |
| KR100280537B1 (ko) | 반도체장치 제조방법 | |
| KR20010045138A (ko) | 반도체 장치 제조방법 | |
| KR20000015465A (ko) | 실리사이드화된 자기 정렬 콘택 형성 방법 | |
| KR100432893B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19970312 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19970312 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19990629 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19990729 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19990730 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20020618 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20030620 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040618 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050621 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060619 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20070622 Start annual number: 9 End annual number: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080619 Start annual number: 10 End annual number: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090624 Start annual number: 11 End annual number: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100624 Start annual number: 12 End annual number: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20110627 Year of fee payment: 13 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110627 Start annual number: 13 End annual number: 13 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20130609 |