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JPH04214294A - Ｃｍｏｓプリチャージおよび等化回路 - Google Patents

Ｃｍｏｓプリチャージおよび等化回路

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Publication number
JPH04214294A
JPH04214294A JP3020900A JP2090091A JPH04214294A JP H04214294 A JPH04214294 A JP H04214294A JP 3020900 A JP3020900 A JP 3020900A JP 2090091 A JP2090091 A JP 2090091A JP H04214294 A JPH04214294 A JP H04214294A
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JP
Japan
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equalization
precharge
bit line
transistor
mos transistor
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Application number
JP3020900A
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Thomas J Runaldue
トーマス・ジェイ・ルナルデュー
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Advanced Micro Devices Inc
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Advanced Micro Devices Inc
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Publication date
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Publication of JPH04214294A publication Critical patent/JPH04214294A/ja
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Publication of JP2660454B2 publication Critical patent/JP2660454B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般的に、ＣＭＯＳスタティ
ックランダムアクセスメモリに関するものであり、より
詳述すれば、それは差動対のビットラインの間に結合さ
れるＣＭＯＳメモリセルとともに使用するための、改良
されたＣＭＯＳプリチャージおよび等化回路に関するも
のである。
【０００２】一般に、ＣＭＯＳスタティックランダムア
クセスメモリにおいて、ビットの列およびワードの行を
形成するアレイに配列される複数個のメモリセルが存在
し、各々のメモリセルが２進情報を記憶しかつ検索する
ために配設される。各々のメモリセルは、（２つのイン
バータが背中合わせに接続される）ＭＯＳ交差結合ラッ
チおよびラッチと、共通の１組の相互接続ラインとの間
に結合される１対の結合トランジスタを含むかもしれな
い。事実上、これらの相互接続ラインは差動であるので
、それらは典型的には、ビットラインと称され、それら
は差動読出／書込ポートを介してメモリセルに情報を書
込みかつメモリセルから情報を検知する（読出す）両方
のための手段として用いられる。
【０００３】技術においてよく知られるように、センス
増幅器は差動ビットラインの間に配列されるメモリセル
の列において、メモリセルの１つの２進状態を検出また
は検知することに用いられる。メモリがより高密度にな
るにつれて、各々の列はより多くのメモリセルと結合さ
れる。その結果として、ビットラインの対は比較的大き
い容量性負荷を示す比較的長い導体になる。ＭＯＳラッ
チは通常は、ビットラインの容量性負荷を急速に充電し
または放電するように、高電流を与えることができない
。したがって、寄生容量性負荷を充電しかつ放電するた
めにより多くの期間が必要とされ、それによってメモリ
セルへのおよびメモリセルからの書込みおよび読出期間
を増加する。
【０００４】この問題に対する先行技術の解決は、ビッ
トラインを特定の値にプリチャージするためのプリチャ
ージおよび等化回路を提供することを含む。ここにおい
て用いられるように、“プリチャージ”はノードを特定
された電圧レベルに充電することを規定し、かつ“等化
”は２つのノードの間の等しい電圧レベルを保証するた
めに、その間で電荷を共有するプロセスを規定する。 したがって、メモリ設計の重要な局面は、差動ビットラ
インがプリチャージされる電圧レベルを決定することで
あることが理解されることができる。ビットラインの対
の特定の電圧レベルは、メモリセルの特性およびセンス
増幅器の感度のため、重要な考慮すべき事柄である。
【０００５】交差結合された対のセンス増幅器において
、増幅器はビットラインにフィードバックする。これは
典型的には、選択されたメモリセルにおけるデータをリ
ストアするために必要である。増幅器は１対のビットラ
インの対上の小さい電圧差動を検知し、かつ電圧差動を
さらに増加し始める。通常の実施においては、プリチャ
ージおよび等化回路は読出サイクルより先に、プリチャ
ージサイクルにおいてビットラインをプリチャージし、
かつ等化するために用いられる。つまり、差動ビットラ
インはそれらの上に空データを有さなければならない。 もし、差動ビットラインが適切に等化されなければ、ビ
ットライン上の残留データは読出プロセスの間、メモリ
セルに転送されるかも知れず、それによってメモリセル
データを破壊する。このような場合において、ビットラ
イン上の小さい電圧差動はメモリセルに転送され、かつ
そこで増幅されるであろう。したがって、ある形式のプ
リチャージおよび等化回路は一般に、メモリの適切な動
作のために必要とされる。
【０００６】図１（Ａ）および（Ｂ）において、２つの
異なる先行技術のプリチャージおよび等化回路が示され
、それらは差動ビットラインＢＬおよびＢＬ↓を予め規
定された電圧レベルにプリチャージしまたは設定するた
めに用いられる。図１（Ａ）の回路１０ａは第１のＮ−
チャネルプリチャージトランジスタＮ１、第２のＮ−チ
ャネルプリチャージトランジスタＮ２および等化Ｐ−チ
ャネルトランジスタＰ１を含む。理想的には、プリチャ
ージ電圧はそれぞれのビットライン（トランジスタＮ１
およびＮ２のソース電極）上で電源電位ＶＣＣよりスレ
ッショルド降下ＶＴｎ下、すなわちＶｐｒｅ　＝ＶＣＣ
−ＶＴｎに設定され、ここにおいてＶＴｎは基板降下で
エンハンスされたしきい値である。電源電位ＶＣＣは典
型的には＋５．０ボルトであり、かつスレッショルド降
下ＶＴｎは０・６および０・９ボルトの間で変化する。 しかしながら、現実の実施においては、トランジスタＮ
１およびＮ２は、ビットラインＢＬおよびＢＬ↓上の電
圧が電源電位ＶＣＣの完全なる値まで充電されるように
、漏れる傾向があるであろう。ビットラインが電源電位
ＶＣＣまで完全に放電することを防止するために、ブリ
ーダ回路１２ａは通常は、電荷をビットラインから離れ
て漏らすように各々のビットライン上に加えられる。ブ
リーダ回路１２は全く慣用的であり、かつ一般的にポリ
抵抗器または能動素子により形成される。したがって、
この電荷の漏れはプリチャージ電圧がほぼＶＣＣ−ＶＴ
ｎレベルで維持されるであろうことを保証する働きをす
る。
【０００７】同様に、図１（Ｂ）の回路１０ｂは第１の
Ｐ−チャネルプリチャージトランジスタＰ２，第２のＰ
−チャネルプリチャージトランジスタＰ３および等化Ｎ
−チャネルトランジスタＮ３を含む。また、ブリーダ回
路１２ｂは、各ビットラインが電源電位ＶＳＳまでチャ
ージダウンするのを防止するように、通常は各ビットラ
イン上に加えられる。結果として、プリチャージ電圧は
ほぼ電源電位ＶＳＳよりスレッショルド降下ＶＴｐ上で
、すなわちＶｐｒｅ　＝ＶＳＳ＋ＶＴｐで維持されるで
あろう。 電源電位ＶＳＳは典型的には０ボルトであり、かつスレ
ッショルド降下は−０．６および−０．９ボルトの間で
変化する。
【０００８】標準のランダムアクセスメモリアレイにお
いて、付加的なビットライン対または列が存在し、各々
の列における各々のビットラインはそれぞれ図１の（Ａ
）および（Ｂ）において示されるそれと類似するブリー
ダ回路１２ａまたは１２ｂに結合されているということ
が理解されるであろう。たとえば、３２ビットまたは６
４ビットワードを形成するように、３２または６４列が
存在してもよい。さらに、各々の列は対応する対のビッ
トラインの間に接続される任意の数のビットメモリセル
を含んでもよい。１２８または２５６の異なったワード
を形成するように、各々の対のビットラインの間に接続
される、おそらく１２８または２５６もしくはより多く
のこれらのメモリセルが存在してもよい。
【０００９】しかしながら、スタティックランダムアク
セスメモリアレイにおけるすべての列のための、各々の
ビットラインに結合されるブリーダ回路を含むことは、
集積回路の寸法を著しく増加し、かつメモリの複雑さを
増加する。この点において、ビットラインをスタティッ
クランダムアクセスメモリアレイにおいてブリーダ回路
の使用を必要としないでプリチャージするための、改良
されたプリチャージおよび等化回路のための必要がある
。ブリーダ回路を除去することにより、電力消費の節約
が認識されるということが注目されるべきである。さら
に、各々の差動対のビットラインからのブリーダ回路の
除去は、減少されたビットラインキャパシタンスを与え
、それによってより速い読出および書込み動作を行なう
であろう。
【００１０】
【発明の概要】したがって、この発明の一般的な目的は
、差動対のビットラインの間に結合されるＣＭＯＳメモ
リセルとともに使用するための改良されたプリチャージ
および等化回路を提供することである。
【００１１】この発明の別の目的は、ブリーダ回路を用
いないで構成され、それによってビットラインキャパシ
タンスの減少とともに電力消費を減少させる、ＣＭＯＳ
メモリセルとともに使用するための、ＣＭＯＳプリチャ
ージおよび等化回路を提供することである。
【００１２】この発明の別の目的は、スタティックラン
ダムアクセスメモリアレイにおける対のビットラインの
間に結合されるメモリセルとともに使用するための、Ｃ
ＭＯＳプリチャージおよび等化回路を提供することであ
り、それは、読出動作より先にビットラインをプリチャ
ージかつ等化するために、１対の第１および第２のプリ
チャージＭＯＳトランジスタならびに１対の第１および
第２の等化ＭＯＳトランジスタを含む。
【００１３】この発明の１つの実施例によると、スタテ
ィックランダムアクセスメモリアレイにおける対のビッ
トラインの間に結合されるメモリセルとともに使用する
ためのＣＭＯＳプリチャージおよび等化回路が提供され
、それは第１のプリチャージＮ−チャネルＭＯＳトラン
ジスタ、第２のプリチャージＮ−チャネルＭＯＳトラン
ジスタ、第１の等化Ｐ−チャネルＭＯＳトランジスタお
よび第２の等化Ｐ−チャネルＭＯＳトランジスタを含む
。第１のプリチャージトランジスタは、電源電位に接続
されるドレインおよび第１のビットラインに接続される
ソースを有する。第２のプリチャージトランジスタは、
電源電位に接続されるドレインおよび第２のビットライ
ンに接続されるソースを有する。第１および第２のプリ
チャージトランジスタのゲートは一緒に接続され、かつ
真のプリチャージ信号を受けるための第１の入力ノード
に接続される。第１の等化トランジスタは、第１のビッ
トラインに接続されるソースおよびブリード電流を受け
るための共通のノードに接続されるドレインを有する。 第２の等化トランジスタは、第２のビットラインに接続
されるソースおよび共通のノードに接続されるドレイン
を有する。第１および第２の等化トランジスタのゲート
は一緒に接続され、かつ相補等化信号を受けるための第
２の入力ノードに接続される。
【００１４】この発明の第２の実施例において、プリチ
ャージトランジスタはＰ−チャネルトランジスタにより
形成され、かつ等化トランジスタはＮ−チャネルトラン
ジスタにより形成される。
【００１５】この発明のこれらのならびに別の目的およ
び利点は、対応する全体の部分を示す同様の参照数字を
有する添付の図面と関連して読まれるとき、以下の詳細
な説明により、より明らかになるであろう。
【００１６】
【好ましい実施例の説明】さて、図面を詳細に参照する
と、一般的にビットストレージまたはメモリセル２２お
よびプリチャージおよび等化回路２４を含む、スタティ
ックランダムアクセスメモリアレイ２０の一部分が図２
（Ａ）において示される。メモリセル２２はワード線２
５と接続され、かつまた第１のセンスノード５０におけ
る第１のビットライン２６（ＢＬ）と第２のセンスノー
ド５１における第２のビットライン２８（ＢＬ↓）との
間に接続される。ビットライン２６，２８の各々はデー
タをメモリセル２２へおよびメモリセル２２からデータ
を与えるための列トランジスタＮ４，Ｎ５を設けられる
。
【００１７】トランジスタＮ４は第１のセンスノード５
０と真のデータライン３０（ＤＬ）との間に接続される
ドレイン−ソース導通経路電極を有する。トランジスタ
Ｎ５は第２のセンスノード５１と相補データライン３２
（ＤＬ↓）との間に接続されるドレイン−ソース導通経
路電極を有する。トランジスタＮ４およびＮ５のゲート
は一緒に接続され、かつ列選択信号ＣＯＬＳＥＬを受け
る入力ノード３４に接続される。
【００１８】この発明のプリチャージおよび等化回路２
４は、メモリセルの検知（読出）動作に先立ち等しい電
圧になるようにビットライン２６および２８をプリチャ
ージする働きをする。先行技術の図１（Ａ）および（Ｂ
）において示されるプリチャージおよび等化回路１０ａ
および１０ｂと対照的に、プリチャージおよび等化回路
２４は、ビットラインＢＬおよびＢＬ↓に接続されるブ
リーダ回路を用いないで構成された。プリチャージおよ
び等化回路２４は、第１のプリチャージＮ−チャネルＭ
ＯＳトランジスタＮ６，第２のプリチャージＮ−チャネ
ルＭＯＳトランジスタＮ７，第１の等化Ｐ−チャネルＭ
ＯＳトランジスタＰ４および第２の等化Ｐ−チャネルＭ
ＯＳトランジスタＰ５を含む。
【００１９】スタティックランダムアクセスメモリアレ
イにおいて付加的な対のビットラインが存在し、各々は
、図２（Ａ）において示されるそれと類似する他のプリ
チャージおよび等化回路に結合され、かつ図２において
示されるものよりビットライン２６と２８との間に結合
される付加的なメモリセルが存在するであろうことが理
解されるべきである。さらに、この発明の理解に特定的
には関連がない、メモリアレイの全体の動作に関するい
くつかの機能は、明瞭にするために故意に省略された。
【００２０】プリチャージトランジスタＮ６は、電源電
位ＶＣＣに接続されるドレインおよびビットライン２６
に接続されるソースを有する。電源電位ＶＣＣは典型的
には＋５．０ボルトである。プリチャージトランジスタ
Ｎ７は、電源電位ＶＣＣにさらに接続されるドレインお
よびビットライン２８に接続されるソースを有する。ト
ランジスタＮ６およびＮ７のゲートは、一緒に接続され
、かつ真のプリチャージ信号ＢＬＰＲＥを受ける入力ノ
ード３６に接続される。プリチャージ信号ＢＬＰＲＥが
ハイのまたは“１”の論理レベルであるとき、トランジ
スタＮ６およびＮ７はオンにされる。したがって、トラ
ンジスタＮ６およびＮ７のそれぞれのソースにおけるビ
ットライン２６および２８は、電源電位ＶＣＣよりほぼ
１つのスレッショルド降下またはＶＣＣ−ＶＴｎ下であ
る特定の電圧レベルにプリチャージされる。
【００２１】等化トランジスタＰ４はビットライン２６
に接続されるソースを有し、かつ等化トランジスタＰ５
はビットライン２８に接続されるソースを有する。トラ
ンジスタＰ４およびＰ５のゲートは一緒に接続され、か
つ相補等化信号ＢＬＥＱ↓を受ける入力ノード３８に接
続される。トランジスタＰ４およびＰ５のドレインは一
緒に接続され、かつ共通のノード４０に接続されこのノ
ード４０は、電流を吸込むためのプリチャージおよび等
化回路２４のアレイの外部のブリード電流装置４１ａに
接続される。等化信号ＢＬＥＱ↓が活性ローのまたは“
０”の論理レベルであるとき、トランジスタＰ４および
Ｐ５はオンにされ、それによって等化電圧で安定するよ
うに、ビットライン２６および２８を一緒に接続する。 ローの論理レベルを有する等化信号ＢＬＥＱ↓が一般的
にハイの論理レベルを有するプリチャージ信号ＢＬＰＲ
Ｅに関して、わずかに遅延されるということが注目され
るべきである。
【００２２】ノード３６，３８および４０は付加的な対
のビットラインに結合される別のプリチャージおよび等
化回路と共有されるであろうことが当業者にとって明ら
かな筈である。したがって、１つのブリード電流装置４
１ａしか全体のスタティックランダムアクセスメモリア
レイのために必要とされない。
【００２３】図２（Ｂ）において、ビットラインの間に
結合されるメモリセルとともに使用するための、この発
明のプリチャージおよび等化回路の第２の実施例がある
。図２（Ｂ）のプリチャージおよび等化回路２４ａは、
第１のプリチャージＰ−チャネルＭＯＳトランジスタＰ
６，第２のプリチャージＰ−チャネルＭＯＳトランジス
タＰ７，第１の等化Ｎ−チャネルＭＯＳトランジスタＮ
８および第２の等化Ｎ−チャネルＭＯＳトランジスタＮ
９を含む。
【００２４】プリチャージトランジスタＰ６は、電源電
位ＶＳＳに接続されるソースおよびビットライン２６に
接続されるドレインを有する。プリチャージトランジス
タＰ７は、電源電位ＶＳＳに接続されるソースおよびビ
ットライン２８に接続されるドレインを有する。電源電
位ＶＳＳは典型的に０ボルトである。トランジスタＰ６
およびＰ７のゲートは一緒に接続され、かつ相補プリチ
ャージ信号ＢＬＰＲＥ↓を受ける入力ノード４２に接続
される。プリチャージ信号ＢＬＰＲＥ↓が活性ローのま
たは“０”の論理レベルであるとき、トランジスタＰ６
およびＰ７は導通にされるであろう。したがって、トラ
ンジスタＰ６およびＰ７のそれぞれのドレインにおける
ビットライン２６および２８は、電源電位ＶＳＳよりほ
ぼ１スレッショルド降下上のまたはＶＳＳ＋ＶＴｐであ
る、特定の電圧レベルに再びプリチャージされるであろ
う。
【００２５】等化トランジスタＮ８はビットライン２６
に接続されるソースを有し、かつ等化トランジスタＮ９
は、ビットライン２８に接続されるソースを有する。ト
ランジスタＮ８およびＮ９のゲートは一緒に接続され、
かつ真の等化信号ＢＬＥＱを受ける入力ノード４４に接
続される。トランジスタＮ８およびＮ９のドレインは一
緒に接続され、かつ共通のノード４６に接続され、この
ノード４６は電流を与えるためプリチャージおよび等化
回路２４ａのアレイの外部のブリード電流装置４１ｂに
接続される。等化信号ＢＬＥＱがハイのまたは“１”の
論理レベルであるとき、トランジスタＮ８およびＮ９は
オンにされ、それによって等化電圧で安定するようにビ
ットライン２６および２８を接続する。
【００２６】この発明のプリチャージおよび等化回路２
４および２４ａは、先行技術の以下の利点を有する。
【００２７】 ａ）対のビットラインの各々に接続されるブリーダ回路
の使用が、第２の等化トランジスタを加えかつすべての
対のビットラインのための１個のブリード電流装置を用
いることにより除去され、 ｂ）ブリード電流装置は、メモリセルに対する読出およ
び書込み動作の間不能化され、それによってより低い電
力動作およびより速い読出／書込み動作を可能とし、ｃ
）回路のコンポーネントの数は電力消費をより低くする
ために著しく減少され、さらに ｄ）ブリーダ回路の除去はビットラインキャパシタンス
を減少させ、それにより、より速いメモリ動作を可能と
する。
【００２８】したがって、前述の詳細な説明により、こ
の発明がブリーダ回路の使用を必要としないで、スタテ
ィックランダムアクセスメモリアレイにおける対のビッ
トラインの間に結合されるメモリセルとともに使用する
ための、改良されたプリチャージおよび等化回路を提供
するということが理解されることができる。この発明の
プリチャージおよび等化回路は、１対の第１および第２
のプリチャージトランジスタならびに１対の第１および
第２の等化トランジスタを含む。
【００２９】現在この発明の好ましい実施例であると考
えられるものが例示されかつ説明され、種々の変更およ
び修正がなされ、かつ均等物が発明の真の範囲から逸脱
することなくそれについてのエレメントに置換されても
よいということが、当業者により理解されるであろう。 さらに、これについての中心の範囲を逸脱することなく
特定の状態または材料を、発明の教示に適合させるため
に多くの修正がなされるかもしれない。したがって、こ
の発明が発明を実行するために熟考されたベストモード
として開示される特定の実施例に限定されるのではなく
、発明が添付の特許請求の範囲内に入るすべての実施を
含むであろうことが意図される。
【図面の簡単な説明】
【図１】 （Ａ）は、１対のビットラインをプリチャージするため
の先行技術のプリチャージおよび等化回路の概略回路図
である。（Ｂ）は１対のビットラインをプリチャージす
るための別の先行技術のプリチャージおよび等化回路の
概略回路図である。
【図２】 （Ａ）は、この発明の原理に従って構成される、１対の
ビットラインをプリチャージするためのプリチャージお
よび等化回路の概略回路図である。（Ｂ）は、この発明
の第２の実施例の概略回路図である。
【符号の説明】
（Ｎ６）　　第１のＮ−チャネルＭＯＳトランジスタ（
２６）　　第１のビットライン （２８）　　第２のビットライン （Ｎ７）　　第２のプリチャージＮ−チャネルＭＯＳト
ランジスタ （Ｐ４）　　第１の等化Ｐ−チャネルＭＯＳトランジス
タ（Ｐ５）　　第２の等化Ｐ−チャネルＭＯＳトランジ
スタ（Ｐ６）　　第１のプリチャージＰ−チャネルＭＯ
Ｓトランジスタ （Ｐ７）　　第２のプリチャージＰ−チャネルＭＯＳト
ランジスタ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】　　スタティックランダムアクセスメモリ
    アレイにおける対のビットラインの間に結合される、メ
    モリセルとともに使用するためのＣＭＯＳプリチャージ
    および等化回路であって、電源電位（ＶＣＣ）に接続さ
    れるドレインおよびビットライン（２６）に接続される
    ソースを有する第１のプリチャージＮ−チャネルＭＯＳ
    トランジスタ（Ｎ６）と、電源電位（ＶＣＣ）に接続さ
    れるドレインおよび第２のビットライン（２８）に接続
    されるソースを有する第２のプリチャージＮ−チャネル
    ＭＯＳトランジスタ（Ｎ７）とを含み、前記第１および
    第２のプリチャージトランジスタ（Ｎ６，Ｎ７）は一緒
    に接続され、かつ真のプリチャージ信号を受けるための
    第１の入力ノードに接続されるゲートを有し、第１のビ
    ットラインに接続されるソースおよびブリード電流を受
    けるための共通のノードに接続されるドレインを有する
    第１の等化Ｐ−チャネルＭＯＳトランジスタ（Ｐ４）と
    、第２のビットラインに接続されるソースおよび共通の
    ノードに接続されるドレインを有する第２の等化Ｐ−チ
    ャネルＭＯＳトランジスタ（Ｐ５）とをさらに含み、前
    記第１および第２の等化トランジスタは一緒に接続され
    、かつ相補等化信号を受けるための第２の入力ノードに
    接続されるゲートを有するＣＭＯＳプリチャージおよび
    等化回路。
  2. 【請求項２】　　前記Ｎ−チャネルトランジスタ（Ｎ６
    ，Ｎ７）のソースは、電源電位（ＶＣＣ）より１スレッ
    ショルド降下（ＶＴｎ）下にほぼ等しい特定の電圧レベ
    ルにプリチャージされる、請求項１記載のＣＭＯＳプリ
    チャージおよび等化回路。
  3. 【請求項３】　　スタティックランダムアクセスメモリ
    アレイにおける対のビットラインの間に結合されるメモ
    リセルとともに使用するためのＣＭＯＳプリチャージお
    よび等化回路であって、電源電位（ＶＳＳ）に接続され
    るソースおよびビットライン（２６）に接続されるドレ
    インを有する第１のプリチャージＰ−チャネルＭＯＳト
    ランジスタ（Ｐ６）と、電源電位（ＶＳＳ）に接続され
    るソースおよび第２のビットライン（２８）に接続され
    るドレインを有する第２のプリチャージＰ−チャネルＭ
    ＯＳトランジスタ（Ｐ７）とを含み、前記第１および第
    ２のプリチャージトランジスタ（Ｐ６，Ｐ７）は一緒に
    接続され、かつ相補プリチャージ信号を受けるための第
    １の入力ノードに接続されるゲートを有し、第１のビッ
    トラインに接続されるソースおよびブリード電流を受け
    るための共通のノードに接続されるドレインを有する第
    １の等化Ｎ−チャネルＭＯＳトランジスタ（Ｎ８）と、
    第２のビットラインに接続されるソースおよび共通のノ
    ードに接続されるドレインを有する第２の等化Ｎ−チャ
    ネルＭＯＳトランジスタ（Ｎ９）とをさらに含み、前記
    第１および第２の等化トランジスタは、一緒に接続され
    かつ真の等化信号を受けるための第２の入力ノードに接
    続されるゲートを有する、ＣＭＯＳプリチャージおよび
    等化回路。
  4. 【請求項４】　　前記Ｐ−チャネルトランジスタ（Ｐ６
    ，Ｐ７）のドレインは、電源電位（ＶＳＳ）より１スレ
    ッショルド降下（ＶＴｐ）上にほぼ等しい特定の電圧レ
    ベルにプリチャージされる、請求項３記載のＣＭＯＳプ
    リチャージおよび等化回路。
  5. 【請求項５】　　スタティックランダムアクセスメモリ
    アレイにおける対のビットラインの間に結合されるメモ
    リセルとともに使用するためのＣＭＯＳプリチャージお
    よび等化回路であって、電源電位（ＶＣＣまたはＶＳＳ
    ）に接続される導通経路電極の一方および第１のビット
    ライン（２６）に接続される導通経路電極の他方を有す
    る、第１のプリチャージＭＯＳトランジスタ（Ｎ６また
    はＰ６）と、電源電位（ＶＣＣまたはＶＳＳ）に接続さ
    れる導通経路電極の一方および第２のビットライン（２
    ８）に接続される導通経路電極の他方を有する、第２の
    プリチャージＭＯＳトランジスタ（Ｎ７またはＰ７）と
    を含み、前記第１および第２のプリチャージトランジス
    タは、一緒に接続されかつプリチャージ信号を受けるた
    めの第１の入力ノードに接続されるゲートを有し、第１
    のビットラインに接続される導通経路電極の一方および
    ブリード電流を受けるための共通のノードに接続される
    導通経路電極の他方を有する、第１の等化ＭＯＳトラン
    ジスタ（Ｐ４またはＮ８）と、第２のビットラインに接
    続される導通経路電極の一方および共通のノードに接続
    される導通経路電極の他方を有する、第２の等化ＭＯＳ
    トランジスタ（Ｐ５またはＮ９）とを含み、前記第１お
    よび第２の等化トランジスタは、一緒に接続されかつ等
    化信号を受けるための第２の入力ノードに接続されるゲ
    ートを有する、ＣＭＯＳプリチャージおよび等化回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543200B1 (ko) * 1998-06-15 2006-04-12 주식회사 하이닉스반도체 스태틱램의 비트라인 클램핑회로
US7564728B2 (en) 2005-09-29 2009-07-21 Hynix Semiconductor, Inc. Semiconductor memory device and its driving method

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2825291B2 (ja) * 1989-11-13 1998-11-18 株式会社東芝 半導体記憶装置
KR940001644B1 (ko) * 1991-05-24 1994-02-28 삼성전자 주식회사 메모리 장치의 입출력 라인 프리차아지 방법
KR940007000B1 (ko) * 1991-05-24 1994-08-03 삼성전자 주식회사 개선된 라이트 동작을 가지는 반도체 메모리 장치
US5325338A (en) * 1991-09-04 1994-06-28 Advanced Micro Devices, Inc. Dual port memory, such as used in color lookup tables for video systems
US5355343A (en) * 1992-09-23 1994-10-11 Shu Lee Lean Static random access memory with self timed bit line equalization
US5339274A (en) * 1992-10-30 1994-08-16 International Business Machines Corporation Variable bitline precharge voltage sensing technique for DRAM structures
JP3088232B2 (ja) * 1994-01-11 2000-09-18 沖電気工業株式会社 半導体記憶回路
KR100279058B1 (ko) * 1998-07-13 2001-01-15 윤종용 낮은 전원 전압 하에서 고속 쓰기/읽기 동작을 수행하는 반도체메모리 장치
JP4912621B2 (ja) * 2005-06-07 2012-04-11 富士通株式会社 半導体装置及び半導体装置の配線方法
US7986577B2 (en) * 2007-03-19 2011-07-26 Hynix Semiconductor Inc. Precharge voltage supplying circuit
TWI334604B (en) * 2007-06-25 2010-12-11 Ind Tech Res Inst Sensing circuits of phase change memory
JP2014149884A (ja) * 2013-01-31 2014-08-21 Micron Technology Inc 半導体装置
GB2525904B (en) * 2014-05-08 2018-05-09 Surecore Ltd Memory unit
CN115565567B (zh) * 2021-07-02 2024-08-09 长鑫存储技术有限公司 读出电路结构

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4494221A (en) * 1982-03-03 1985-01-15 Inmos Corporation Bit line precharging and equilibrating circuit
US4791613A (en) * 1983-09-21 1988-12-13 Inmos Corporation Bit line and column circuitry used in a semiconductor memory
US4639898A (en) * 1984-12-21 1987-01-27 Rca Corporation Bit-line pull-up circuit
JPH0664907B2 (ja) * 1985-06-26 1994-08-22 株式会社日立製作所 ダイナミツク型ｒａｍ
JPS62114190A (ja) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体記憶装置
US4712193A (en) * 1985-11-21 1987-12-08 Motorola, Inc. Current steering differential write circuit for memory cells
JP2615011B2 (ja) * 1986-06-13 1997-05-28 株式会社日立製作所 半導体記憶回路
JP2644261B2 (ja) * 1988-03-15 1997-08-25 株式会社東芝 ダイナミック型半導体記憶装置
JPH02198097A (ja) * 1989-01-25 1990-08-06 Nec Ic Microcomput Syst Ltd 半導体スタチックメモリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543200B1 (ko) * 1998-06-15 2006-04-12 주식회사 하이닉스반도체 스태틱램의 비트라인 클램핑회로
US7564728B2 (en) 2005-09-29 2009-07-21 Hynix Semiconductor, Inc. Semiconductor memory device and its driving method

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