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JP3088232B2 - 半導体記憶回路 - Google Patents

半導体記憶回路

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Publication number
JP3088232B2
JP3088232B2 JP06001299A JP129994A JP3088232B2 JP 3088232 B2 JP3088232 B2 JP 3088232B2 JP 06001299 A JP06001299 A JP 06001299A JP 129994 A JP129994 A JP 129994A JP 3088232 B2 JP3088232 B2 JP 3088232B2
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JP
Japan
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equalizing
voltage
signal line
equalize
switch means
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JP06001299A
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JPH07211071A (ja
Inventor
泰廣 田中
哲也 田邉
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Priority to KR1019940039274A priority patent/KR100313777B1/ko
Priority to EP00106207A priority patent/EP1043728B1/en
Priority to EP95300038A priority patent/EP0662689B1/en
Priority to DE69528001T priority patent/DE69528001T2/de
Priority to DE69521066T priority patent/DE69521066T2/de
Priority to US08/371,536 priority patent/US5477496A/en
Publication of JPH07211071A publication Critical patent/JPH07211071A/ja
Priority to US08/534,589 priority patent/US5566115A/en
Priority to US08/681,389 priority patent/US5652727A/en
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ダイナミックランダ
ムアクセスメモリ（以下、ＤＲＡＭと称する）等の高集
積な半導体メモリ装置に関し、特に、相補的なデータ線
対を高速に一定電位に設定するイコライズ回路に関す
る。
【０００２】
【従来の技術】従来、イコライズ回路として、特開平４
ー２１４２９４号公報に開示された技術がある。このイ
コライズ回路は、所定の電位を供給するプリチャージ回
路に接続されたビット線対間に設けられた２つのトラン
ジスタで構成されている。この２つのトランジスタはそ
れぞれのソースがそれぞれのデータ線に接続され、ドレ
インが互いに接続されて、ゲートには相補等化信号が供
給されるものである。また、ドレインにはブリーダ電流
装置が接続されている。このような構成とすることで、
相補等化信号に応じて２つのトランジスタを同時に活性
化させて、ビット線間を導電位に設定するものである。
この際、ブリーダ電流装置はビット線の電位を設定する
電位からずれないようにするため、電流を吸収あるいは
供給するものである。
【０００３】
【発明が解決しようとする課題】しかしながら、このイ
コライズ回路では、プリチャージ回路が必要となり、こ
のプリチャージ回路とイコライズ回路を制御するために
２つの制御信号が必要となり、動作制御が複雑となり、
装置全体としての動作の高速化を図ることが困難であっ
た。従って、簡単な動作制御で、装置全体としての動作
の高速化が望まれていた。
【０００４】
【課題を解決するための手段】この発明の半導体記憶回
路は、前述の課題を解決するために、相補的な信号を転
送可能な信号線対に接続され、活性化することで、信号
線対にイコライズ端子から所定のイコライズ電圧を与え
るイコライズ回路を有するとともに、イコライズ電圧を
発生する第１の電圧発生手段と、イコライズ回路を構成
するＭＯＳトランジスタの導電型に基づいて、イコライ
ズ電圧より低く接地電圧より高い電圧、あるいはイコラ
イズ電圧より高く電源電圧より低い電圧を発生する第２
の電圧発生手段と、駆動されることにより、第１の電圧
発生手段と対応する１つあるいは複数のイコライズ端子
と電気的に接続する１つあるいは複数の第１のスイッチ
手段と、駆動されることにより、第２の電圧発生手段と
対応する１つあるいは複数のイコライズ端子と電気的に
接続する１つあるいは複数の第２のスイッチ手段と、を
有し、イコライズ回路が非活性化時に、１つあるいは複
数の第２のスイッチ手段を駆動し、イコライズ回路が活
性化した後に、１つあるいは複数の第１のスイッチ手段
を駆動するようにしたものである。
【０００５】ここで、この発明のイコライズ回路は、Ｐ
チャネル型ＭＯＳトランジスタあるいはＮチャネル型Ｍ
ＯＳトランジスタにて構成されてなるものである。
【０００６】
【作用】イコライズ回路が非活性化時に、１つあるいは
複数の第２のスイッチ手段を駆動することにより、イコ
ライズ端子を予め、イコライズ回路がＮチャネル型ＭＯ
Ｓトランジスタで構成されている場合には、イコライズ
電圧より低く接地電圧より高い電圧にプリチャージし、
イコライズ回路がＰチャネル型ＭＯＳトランジスタで構
成されている場合には、イコライズ電圧より高く電源電
圧より低い電圧にプリチャージする。この後、イコライ
ズ回路を活性化する際には、イコライズ端子が予めイコ
ライズ電圧とは異なる電圧にプリチャージされているこ
とにより、イコライズ回路を構成する２つのトランジス
タをともに、イコライズ信号の比較的少ない電圧変化で
導通させることができ、イコライズ回路を高速に活性化
することができる。この後、１つあるいは複数の第１の
スイッチ手段を駆動することで、信号線対を所定のイコ
ライズ電圧にイコライズする。
【０００７】
【実施例】図1は本発明の第１の実施例（以下実施例1と
する。）のイコライズ回路の回路図である。
【０００８】実施例1のイコライズ回路１０はスイッチ
４を介してセンスアンプ等の増幅器３に接続されたデー
タ線対１、２間に配置され、データ線対１、２夫々とイ
コライズ回路１０は、ゲートが共通の制御線６に接続さ
れたＮチャネルＭＯＳトランジスタ１１及び１２とゲー
トが制御信号ＳＥに接続されたＮチャネルＭＯＳトラン
ジスタ１３から成り、トランジスタ１１のドレインはデ
ータ線１に接続され、トランジスタ１２のドレインはデ
ータ線２に接続されている。トランジスタ１１及び１２
のソースは、それぞれトランジスタ１３のドレインに接
続され、トランジスタ１３のソースはイコライズ電位Ｈ
ＶＣＣ（１／２Ｖｃｃ）を供給する電源５に接続されて
いる。なお、データ線１、２はスイッチ４を介して増幅
器３に駆動されることによりそれぞれ互いに相補的な情
報（ＶｃｃレベルあるいはＧＮＤレベル）を転送する。
【０００９】次に実施例１の動作を図２の動作波形図を
用いて説明する。例えば、読み出し動作を行うため、ま
ず、スイッチ４がオンして増幅器３により情報の転送の
ためデータ線対１、２が駆動され、それぞれＶＣＣレベ
ルとＧＮＤレベルにされている。さらに前記制御線６
は”Ｌ”（ＧＮＤ）レベルなのでトランジスタ１１及び
１２はオフであり、制御信号ＳＥは”Ｈ”レベルなので
トランジスタ１３はオンであり、特定電圧供給端子であ
る端子１４の電位はＨＶＣＣである。そして情報の転送
が完了した後は、次の転送動作に備えて、スイッチ４が
オフして増幅器３とデータ線１、２を切り離し、制御信
号ＳＥを”Ｌ”レベルにしてトランジスタ１３をオフさ
せた後、制御線６を”Ｈ”レベルに立ち上げイコライズ
動作に入る。そして、制御線６がトランジスタ１２のス
レッショルド電位Ｖｔｈを越えるとトランジスタ１２が
オンになり、端子１４の電位レベルは下げられる。これ
は端子１４が電源５と切り離されており、端子１４の寄
生容量はＧＮＤレベルにあるデータ線２に比べて小さい
ことにより、端子１４の電荷が引かれるためである。こ
の端子１４の電位レベルの低下により、トランジスタ１
１のゲート電圧が確保され、制御線６の電位がＨＶＣＣ
＋Ｖｔｈを越える前にトランジスタ１１がオンしてデー
タ線１の電位レベルを下げる。その後、所定のタイミン
グで制御信号ＳＥの電位を”Ｈ”レベルにして端子１４
はＶ１１と接続することによりデータ線１、２の電位を
ＨＶＣＣにイコライズする。
【００１０】よって、データ線対１、２を比較的簡易な
回路構成で、高速にイコライズすることができる。ま
た、制御線６に接続されるトランジスタは１つのデータ
線対に対して２つであり、ゲート容量の寄生によるデー
タ線の立ち上がりが遅れることもない。さらに、イコラ
イズ回路における消費電力の増加も少ない。
【００１１】図３は本発明の第２の実施例（以下実施例
２とする。）のイコライズ回路の回路図である。
【００１２】実施例２のイコライズ回路２０は、ゲート
が共通の制御線６に接続されたＮチャネルＭＯＳトラン
ジスタ２１及び２２と抵抗手段２３から成り、トランジ
スタ２１のドレインはデータ線１に接続され、トランジ
スタ２２のドレインはデータ線２に接続されている。ト
ランジスタ２１及び２２のソースは抵抗手段２３の１方
の端子に接続され、他方の端子は電位ＨＶＣＣを供給す
る電源５に接続されている。データ線対１、２は実施例
１と同様に、スイッチ４を介して増幅器３に駆動される
ことにより情報を転送する。
【００１３】実施例２においても、図２に示した実施例
１の動作と同様の動作が得られる。例えば、読み出し動
作を行うため、スイッチ４がオンしており増幅器３によ
り情報の転送のためデータ線対１、２が駆動され、それ
ぞれＶＣＣレベルとＧＮＤレベルにされている。さらに
制御線６は”Ｌ”（ＧＮＤ）レベルなのでトランジスタ
２１及びトランジスタ２２はオフであり、端子２４の電
位は抵抗手段２３を介して電源５にされている。そして
情報の転送が完了した後は、次の転送動作に備えて、ス
イッチ４がオフして増幅器３とデータ線１、２を切り離
した後、制御線６の電位を”Ｈ”レベルに立ち上げイコ
ライズ動作に入る。即ち、制御線６の電位はトランジス
タ２２のスレッショルド電位Ｖｔｈを越えるとトランジ
スタ２２がオンになり、端子２４の電位は抵抗手段２３
を介して電源５に接続され、端子２４の寄生容量はＧＮ
Ｄレベルであるデータ線２に比べて小さいことにより、
端子２４の電荷が引かれるためである。この端子２４の
電位レベルの低下により、トランジスタ２１のゲートの
電位が確保され制御線６の電位レベルがＨＶＣＣ＋Ｖｔ
ｈを越える前にトランジスタ２１がオンしてデータ線１
の電位レベルを下げる。その後、端子２４の電位は抵抗
手段２３によって遅れてＨＶＣＣになりデータ線１、２
を電位ＨＶＣＣにイコライズする。実施例２は実施例１
の効果に加え、制御信号ＳＥの制御が不要である点で有
利である。
【００１４】図４は本発明の第３の実施例（以下実施例
３とする。）のイコライズ回路の回路図である。
【００１５】実施例３のイコライズ回路３０は、ゲート
が共通の制御線６に接続されたＮチャネルＭＯＳトラン
ジスタ３１及び３２とゲートが所定の電位Ｖｐが印加さ
れているＮチャネルＭＯＳトランジスタ３３から成り、
トランジスタ３１のドレインはデータ線１に接続され、
トランジスタ３２のドレインはデータ線２に接続されて
いる。トランジスタ３１及びトランジスタ３２のソース
はトランジスタ３３のドレインに接続され、トランジス
タ３３のソースは電位ＨＶＣＣを供給する電源５に接続
されている。データ線１、２は、実施例１、２と同様
に、スイッチ４を介して増幅器３に駆動されることによ
り情報を転送する。実施例３はトランジスタ３２のゲー
トに一定電位Ｖｐを印加して、トランジスタ３３を常時
オンしているので、端子３４と電源５の間に抵抗が入っ
ていることと等価であり実施例２と同じ動作を実現でき
る。また実施例３はトランジスタ３３のゲートに供給さ
れるＶｐの電位を調節することにより端子３４レベルを
制御できるのでイコライズ動作の最適化が可能である。
【００１６】図５は本発明の第４の実施例（以下実施例
４とする。）のイコライズ回路の回路図である。
【００１７】実施例4のイコライズ回路１１０、１２
０、１３０・・・は複数のデータ線対１０１と１０２、
１０３と１０４、１０５と１０６・・・と各イコライズ
回路１１０、１２０、１３０・・・に電位ＨＶＣＣを供
給する第１の電位供給手段１０７とＶＰＰの電位を供給
する第２の電位供給手段１０８とを備えている。第１の
イコライズ回路１１０は、第１、第２、第３、第４のス
イッチ手段から成り、第３のスイッチ手段１１３は第４
のスイッチ手段１１４及び第２のスイッチ手段１１２の
一方の端子１１５と第１の電位供給手段１０７を接続
し、第４のスイッチ手段１１４は端子１１５と第２の電
位供給手段１０８を接続し、第４のスイッチ手段１１４
の端子はデータ線１０１に接続され、第４のスイッチ手
段１１４の他端の端子はデータ線１０２に接続されてい
る。
【００１８】このように、イコライズ動作開始時に端子
１１５を所定のプリチャージ電位Ｖｐｐにプリチャージ
しておく第２の電位供給手段１０８と、イコライズ電位
を供給する第１の電位供給手段１０７とを用意し、第２
の電位供給手段１０８を第１の電位供給手段１０７に対
し駆動能力が大きい電位供給手段とすることができ、さ
らに、イコライズ動作開始時に端子１１５をプリチャー
ジ電位Ｖｐｐで待機させることができる。このようにす
ることで、消費電力の増加はなく、さらに、実施例１か
ら３のようにデータ線がＧＮＤレベルである側に接続し
たトランジスタがオンして端子１４、２４、３４の電位
を一度下げて再びイコライズ電位に戻す場合よりも高速
なイコライズが可能になる。
【００１９】また、図６に示すように、図５における第
１と第２のスイッチ手段にそれぞれ相当するスイッチ手
段２１１、２１２をデータ線対間に、第３と第４のスイ
ッチ手段にそれぞれ相当するスイッチ手段２０１、２０
２をデータ線対とは離して、他のイコライズ回路２２
０、２３０と共通にしてもよい。このようにすること
で、イコライズ回路のスイッチ手段の数及び配線の数を
削減することができ、装置全体としての占有面積を小さ
くすることが可能となる。
【００２０】図７に、上記スイッチ手段としてＮチャネ
ルＭＯＳトランジスタを用いた例を、第５の実施例とし
て説明する。図８は図７のイコライズ回路の動作を説明
する動作波形図である。
【００２１】１１０、１２０、１３０・・・は複数のデ
ータ線対１０１と１０２、１０３と１０４、１０５と１
０６・・・と各イコライズ回路１１０、１２０、１３０
・・・に電位ＨＶＣＣを供給する第１の電位供給手段１
０７とＶＰＬの電位を供給する第２の電位供給手段３０
２とを備えている。イコライズ回路３１０は、ゲートが
共通の制御線３０１に接続されたＮチャネルＭＯＳトラ
ンジスタ３１１及び３１２と、第１及び第２のスイッチ
手段３１３、３１４から成り、トランジスタ３１１のド
レインはデータ線１０１に接続され、トランジスタ３１
２のドレインはデータ線１０２に接続されている。第１
のスイッチ手段３１３はトランジスタ３１１及び３１２
のソースと第１の電位供給手段１０７を接続し、第２の
スイッチ手段３１４はトランジスタ３１１及び３１２の
ソースと第２の電位供給手段３０２を接続している。
【００２２】次に、このイコライズ回路の動作を図８を
用いて説明する。先ず図示しないがセンスアンプなどの
増幅器により情報の転送のためデータ線対１０１、１０
２が駆動され、それぞれＶＣＣレベルＧＮＤレベルにさ
れている。さらに、制御３０１は”Ｌ”（ＧＮＤ）レベ
ルなのでトランジスタ３１１、３１２はオフであり、ス
イッチ手段３１４はオン、スイッチ手段３１３はオフな
ので端子３１５の電位はＶＰＬである。そして情報の転
送が完了した後は、次の転送動作に備えて、図示しない
がセンスアンプなどの増幅器とデータ線対１０１、１０
２を切り離し、制御線３０１の電位レベルを”Ｈ”レベ
ルに立ち上げイコライズ動作に入る。即ち、制御線３０
１がトランジスタ３１０のスレッショルド電位Ｖｔｈを
越えるとトランジスタ３１２がオンしデータ線１０２の
電位レベルを上げる。同時に端子３１５は電位ＨＶＣＣ
より低いＶＰＬで待機しているので制御線３０１の電位
レベルがＶＰＬ＋Ｖｔｈを越えるとトランジスタ３１１
がオンしてデータ線１０１のレベルを下げる。その後、
所定のタイミングでスイッチ手段３１４はオフ、スイッ
チ手段３１３はオンにしてデータ線対を電位ＨＶＣＣに
イコライズする。この実施例ではイコライズ動作に入る
前は端子３１５をイコライズ電位よりも低い電位ＶＰＬ
におき、イコライズ開始時点でのトランジスタ３１１、
３１２のオン抵抗を等しくしているため、実施例１から
３のようにＧＮＤ電位を有するデータ線側に接続したＭ
ＯＳトランジスタがオンして端子１４、２４、３４の電
位を１度下げる場合よりも高速に動作する。
【００２３】さらに、消費電力も低減できる。また、イ
コライズ回路がＮチャネルトランジスタからなるので、
装置全体としての占有面積が削減できる。
【００２４】また、この実施例の第２の電位供給手段３
０２であるＶＰＬ電位発生手段は図９に示す様な回路で
実現できる。例えば、図の様な手段によりイコライズ電
位ＨＶＣＣよりも低い電位ＶＰＬを発生させることが可
能である。このＶＰＬ電位供給手段は２つの比較器３５
１と３６０と抵抗手段３５２と３５３から構成されてい
る。比較器３５１の正端子には電位ＶＣＣを供給する信
号線３８１に接続され、負端子には抵抗手段３５２の一
端及び比較器３５１の出力が接続されている。抵抗手段
３５２の他端は抵抗手段３５３の一端と比較器３６０の
正端子に接続され、抵抗手段３５３の他端はＧＮＤに接
続されている。比較器３６０の負端子は比較器３６０の
出力信号線３８３と接続されており、この比較器３６０
の出力信号線３８３の出力により電位ＶＰＬが得られ
る。なお、比較器３７０は他のＶＰＬは電位発生手段の
ためのものであり、信号線３８２は抵抗手段３５２、３
５３、比較器３６０と同様な比較器に接続されている。
【００２５】また、図１０に示すように、イコライズ回
路４１０としてデータ線対１０１、１０２間に、ゲート
が共通の制御線４０３に接続されたＮチャネルＭＯＳト
ランジスタ４１１及び４１２で構成し、トランジスタ４
１１のドレインはデータ線１０１に接続され、トランジ
スタ４１２のドレインはデータ線１０２に接続し、第１
及び第２のスイッチ手段４０１、４０２はイコライズ回
路４１０の外に設け、第１のスイッチ手段４０１はトラ
ンジスタ４１１及び４１２のソースと第１の電位供給手
段１０７を接続し、第２のスイッチ手段４０２はトラン
ジスタ４１１及び４１２のソースと第２の電位供給手段
３０２を接続してもよい。このようにすることで、この
ようにすることで、イコライズ回路のスイッチ手段の数
及び配線の数を削減することができ、装置全体としての
占有面積を小さくすることが可能となる。
【００２６】次に、スイッチ手段として、ＰチャネルＭ
ＯＳトランジスタを用いた例を説明する。図１２は図１
１のイコライズ回路の動作を示す動作波形図である。
【００２７】図１１のイコライズ回路は複数のデータ線
対１０１と１０２、１０３と１０４、１０５と１０６・
・・と前記各データ線対に接続された複数のイコライズ
回路５１０、５２０、５３０・・・と前記各イコライズ
回路にイコライズ電位ＨＶＣＣを供給する第１の電位供
給手段１０８とＶＰＨの電位を供給する第２の電位供給
手５０２とを備え、第１のイコライズ回路５１０は、ゲ
ートが共通の制御線５０１に接続されたＰチャネルＭＯ
Ｓトランジスタ５１１及び５１２と、第１及び第２のス
イッチ手段５１３及び５１４から成り、トランジスタ５
１１のドレインはデータ線１０１に接続され、トランジ
スタ５１２のドレインは、データ線１０２に接続されて
いる。スイッチ手段５１３はトランジスタ５１１及び５
１２のソー第１の電源供給手段５０２を接続し、スイッ
チ手段５１４はトランジスタ５１１及び５１２のソース
と第２の電位供給手段１０８を接続している。
【００２８】次に動作を図１２により説明する。先ず、
読み出し動作のため、図示しないがセンスアンプなどの
増幅器により情報の転送のためデータ線対１０１、１０
２が駆動され、それれＶＣＣレベルとＧＮＤレベルにさ
れている。さらに制御線５０１は”Ｈ”（ＶＣＣ）レベ
ルなのでトランジスタ５１１及び５１２はオフであり、
前記スイッチ手段５１３はオン、スイッチ手段５１４は
オフなので端子５１５の電位はＶＰＨである。そして情
報の転送が完了した後は、次の転送動作に備えて、図示
しないがセンスアンプなどの増幅器とデータ線対１０
１、１０２を切り離した後、制御線５０１を”Ｌ”レベ
ルに立ち上げイコライズ動作に入る。即ち、制御線５０
１￥がＶＣＣーＶｔｐ以下に下がるとトランジスタ５１
１がオンしてデータ線１０１の電位レベルを下げる。同
時に端子はイコライズ電位ＨＶＣＣよりも高いプリチャ
ージ電位ＶＰＨで待機しているので、制御線５０１が電
位ＶＰＨーＶｔｐ以下まで下がるとトランジスタ５１２
がオンしてデータ線１０２のレベルを上げる。その後、
所定のタイミングでスイッチ手段５１３はオフ、スイッ
チ手段５１４はオンにしてデータ線対１０１、１０２を
電位ＨＶＣＣにイコライズする。
【００２９】この構成は、図７における各イコライズ回
路に含まれるＭＯＳトランジスタを、Ｐチャネルトラン
ジスタに置き換えて図７のイコライズ回路の動作と同様
の動作を実現したものである。この実施例では図７と同
様に（図７のイコライズ回路は低いＶＰＬであるが）、
イコライズ動作に入る前は端子５１５を高い電位ＶＰＨ
で待機することによりイコライズ開始時点でのトランジ
スタ５１１及び５１２のオン抵抗を等して高速なイコラ
イズを実現する。また、イコライズ回路がＰチャネルト
ランジスタからなるので、イコライズ電位がＧＮＤレベ
ルのノイズの影響を除くために、ＶＣＣレベル付近に設
定すれば高速なイコライズが可能である。
【００３０】また、図１３に示すように、イコライズ回
路５１０としてデータ線対１０１、１０２間に、ゲート
が共通の制御線６０３に接続されたＰチャネルＭＯＳト
ランジスタ６１１及び６１２で構成し、トランジスタ６
１１のドレインはデータ線１０１に接続され、トランジ
スタ６１２のドレインはデータ線１０２に接続し、第１
及び第２のスイッチ手段６０１、６０２はイコライズ回
路６１０の外に設け、第１のスイッチ手段６０１はトラ
ンジスタ６１１及び６１２のソースと第１の電位供給手
段５０２を接続し、第２のスイッチ手段６０２はトラン
ジスタ６１１及び６１２のソースと第２の電位供給手段
１０８を接続してもよい。このようにすることで、この
ようにすることで、イコライズ回路のスイッチ手段の数
及び配線の数を削減することができ、装置全体としての
占有面積を小さくすることが可能となる。
【００３１】以上、詳細に説明したが、本発明は上記の
実施例に限定されるものではなく、スイッチ手段を全て
トランジスタで構成してもよく、また、全て同じチャネ
ル型にすれば製造工程も容易になる。
【００３２】
【発明の効果】以上のように、この発明の半導体記憶装
置は、相補的な信号を転送するデータ線対と、このデー
タ線対の１方と特定電位供給端子の間に接続された第１
のスイッチ手段とデータ線対の他方と特定電位供給端子
の間に接続された第２のスイッチ手段を有し、制御信号
に応じて第１と第２のスイッチ手段を動作させてデータ
線対間を電気的に接続するイコライズ回路と、特定電位
供給端子に接続され、イコライズ回路がデータ線対間を
電気的に接続する前に特定電位供給端子にプリチャージ
電位を供給し、制御信号によりイコライズ回路が動作し
たのに応じて特定電位供給端子にイコライズ電位を供給
する供給回路を有した構成としたことにより、簡単な構
成で高速なイコライズ動作を実現することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例のイコライズ回路を示
す回路図である。
【図２】第１の実施例のイコライズ動作を説明する動作
波形図である。
【図３】この発明の第２の実施例のイコライズ回路を示
す回路図である。
【図４】この発明の第３の実施例のイコライズ回路を示
す回路図である。
【図５】この発明の第４の実施例のイコライズ回路を示
す回路図である。
【図６】この発明の第５の実施例のイコライズ回路を示
す回路図である。
【図７】この発明の第６の実施例のイコライズ回路を示
す回路図である。
【図８】第６の実施例のイコライズ動作を説明する動作
波形図である。
【図９】第６の実施例のＶＰＬ電位発生手段の回路図で
ある。
【図１０】この発明の第７の実施例のイコライズ回路を
示す回路図である。
【図１１】この発明の第８の実施例のイコライズ回路を
示す回路図である。
【図１２】第８の実施例のイコライズ動作を説明する動
作波形図である。
【図１３】この発明の第９の実施例のイコライズ回路を
示す回路図である。
【符号の説明】
１０、２０、３０、１１０、１２０、１３０ イコライ
ズ回路 ２１０、２２０、２３０、３１０、３２０ イコライ
ズ回路 ３３０、４１０、４２０、４３０５１０ イコライ
ズ回路 ５２０、５３０、６１０、６２０、６３０ イコライ
ズ回路 １１、１２、２１、２２、３１、３２ Ｎチャネ
ルＭＯＳトランジスタ ３１１、３１２、４１１、４１２ Ｎチャネ
ルＭＯＳトランジスタ ５１１、５１２、６１１、６１２ Ｐチャネ
ルＭＯＳトランジスタ １１１、１１２、１１３、１１４ スイッチ
手段 ２０１、２０２、２１１、２１２ スイッチ
手段 ３１３、３１４、４０１、４０２ スイッチ
手段 ５１３、５１４、６０１、６０２ スイッチ
手段 １、２、１０１〜１０６ データ線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−342873（ＪＰ，Ａ) 特開 昭62−82597（ＪＰ，Ａ) 特開 昭63−308792（ＪＰ，Ａ) 特開 平６−44779（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/409

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 各々が第１の信号線と第２の信号線とか
    ら構成された複数の信号線対と、各々が前記複数の信号
    線対のうちの対応する信号線対と接続され、イコライズ
    信号に応じて活性化することにより、電源電圧より低い
    イコライズ電圧が与えられる複数のイコライズ端子の対
    応するものと前記対応する信号線対の前記第１及び前記
    第２の信号線とを電気的に接続する複数のイコライズ回
    路とを有する半導体記憶回路において、 前記複数のイコライズ回路の各々は、前記第1の信号線
    と前記イコライズ端子との間に接続された第１のＮチャ
    ネル型ＭＯＳトランジスタと、前記第２の信号線と前記
    イコライズ端子との間に接続された弟２のＮチャネル型
    ＭＯＳトランジスタとで構成し、該２つのＮチャネル型
    ＭＯＳトランジスタのゲート電極には前記イコライズ信
    号が入力されるものであり、 前記半導体記憶回路は、さらに、 前記イコライズ電圧を発生する第１の電圧発生手段と、 前記イコライズ電圧より低く接地電圧より高い電圧を発
    生する第２の電圧発生手段と、 各々が、駆動されることにより、前記第１の電圧発生手
    段と前記複数のイコライズ端子のうちの対応するものと
    を電気的に接続する複数の第１のスイッチ手段と、 各々が、駆動されることにより、前記第２の電圧発生手
    段と前記複数のイコライズ端子のうちの対応するものと
    を電気的に接続する複数の第２のスイッチ手段と、 を有し、前記イコライズ回路が非活性化時に、前記複数
    の第２のスイッチ手段を駆動し、前記イコライズ回路が
    活性化した後に、前記複数の第１のスイッチ手段を駆動
    するようにしたことを特徴とする半導体記憶回路。
  2. 【請求項２】 各々が第１の信号線と第２の信号線とか
    ら構成された複数の信号線対と、各々が前記複数の信号
    線対のうちの対応する信号線対と接続され、イコライズ
    信号に応じて活性化することにより、電源電圧より低い
    イコライズ電圧が与えられる複数のイコライズ端子の対
    応するものと前記対応する信号線対の前記第１及び前記
    第２の信号線とを電気的に接続する複数のイコライズ回
    路とを有する半導体記憶回路において、 前記複数のイコライズ回路の各々は、前記第1の信号線
    と前記イコライズ端子との間に接続された第１のＮチャ
    ネル型ＭＯＳトランジスタと、前記第２の信号線と前記
    イコライズ端子との間に接続された弟２のＮチャネル型
    ＭＯＳトランジスタとで構成し、該２つのＮチャネル型
    ＭＯＳトランジスタのゲート電極には前記イコライズ信
    号が入力されるものであり、 前記半導体記憶回路は、さらに、 前記イコライズ電圧を発生する第１の電圧発生手段と、 前記イコライズ電圧より低く接地電圧より高い電圧を発
    生する第２の電圧発生手段と、 駆動されることにより、前記第１の電圧発生手段と前記
    複数のイコライズ端子とを電気的に接続する第１のスイ
    ッチ手段と、 駆動されることにより、前記第２の電圧発生手段と前記
    複数のイコライズ端子とを電気的に接続する第２のスイ
    ッチ手段と、 を有し、前記イコライズ回路が非活性化時に、前記第２
    のスイッチ手段を駆動し、前記イコライズ回路が活性化
    した後に、前記第１のスイッチ手段を駆動するようにし
    たことを特徴とする半導体記憶回路。
  3. 【請求項３】 各々が第１の信号線と第２の信号線とか
    ら構成された複数の信号線対と、各々が前記複数の信号
    線対のうちの対応する信号線対と接続され、イコライズ
    信号に応じて活性化することにより、電源電圧より低い
    イコライズ電圧が与えられる複数のイコライズ端子の対
    応するものと前記対応する信号線対の前記第１及び前記
    第２の信号線とを電気的に接続する複数のイコライズ回
    路とを有する半導体記憶回路において、 前記複数のイコライズ回路の各々は、前記第1の信号線
    と前記イコライズ端子との間に接続された第１のＰチャ
    ネル型ＭＯＳトランジスタと、前記第２の信号線と前記
    イコライズ端子との間に接続された弟２のＮチャネル型
    ＭＯＳトランジスタとで構成し、該２つのＰチャネル型
    ＭＯＳトランジスタのゲート電極には前記イコライズ信
    号が入力されるものであり、 前記半導体記憶回路は、さらに、 前記イコライズ電圧を発生する第１の電圧発生手段と、 前記イコライズ電圧より高く前記電源電圧より低い電圧
    を発生する第２の電圧発生手段と、 各々が、駆動されることにより、前記第１の電圧発生手
    段と前記複数のイコライズ端子のうちの対応するものと
    を電気的に接続する複数の第１のスイッチ手段と、 各々が、駆動されることにより、前記第２の電圧発生手
    段と前記複数のイコライズ端子のうちの対応するものと
    を電気的に接続する複数の第２のスイッチ手段と、 を有し、前記イコライズ回路が非活性化時に、前記複数
    の第２のスイッチ手段を駆動し、前記イコライズ回路が
    活性化した後に、前記複数の第１のスイッチ手段を駆動
    するようにしたことを特徴とする半導体記憶回路。
  4. 【請求項４】 各々が第１の信号線と第２の信号線とか
    ら構成された複数の信号線対と、各々が、前記複数の信
    号線対のうちの対応する信号線対と接続され、イコライ
    ズ信号に応じて活性化することにより、電源電圧より低
    いイコライズ電圧が与えられる複数のイコライズ端子の
    対応するものと前記対応する信号線対の前記第１及び前
    記第２の信号線とを電気的に接続する複数のイコライズ
    回路とを有する半導体記憶回路において、 前記複数のイコライズ回路の各々は、前記第1の信号線
    と前記イコライズ端子との間に接続された第１のＰチャ
    ネル型ＭＯＳトランジスタと、前記第２の信号線と前記
    イコライズ端子との間に接続された弟２のＮチャネル型
    ＭＯＳトランジスタとで構成し、該２つのＰチャネル型
    ＭＯＳトランジスタのゲート電極には前記イコライズ信
    号が入力されるものであり、 前記半導体記憶回路は、さらに、 前記イコライズ電圧を発生する第１の電圧発生手段と、 前記イコライズ電圧より高く前記電源電圧より低い電圧
    を発生する第２の電圧発生手段と、 駆動されることにより、前記第１の電圧発生手段と前記
    複数のイコライズ端子とを電気的に接続する第１のスイ
    ッチ手段と、 駆動されることにより、前記第２の電圧発生手段と前記
    複数のイコライズ端子とを電気的に接続する第２のスイ
    ッチ手段と、 を有し、前記イコライズ回路が非活性化時に、前記第２
    のスイッチ手段を駆動し、前記イコライズ回路が活性化
    した後に、前記第１のスイッチ手段を駆動するようにし
    たことを特徴とする半導体記憶回路。
  5. 【請求項５】 前記第１及び前記第２のスイッチ手段
    は、前記複数の信号線対の各々から離れて配置されてい
    ることを特徴とする請求項２または請求項４記載の半導
    体記憶回路。
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