JPS62114190A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に、アクティブ
プルアップ回路を有するダイナミック型ＲＡＭのような
半導体記憶装置の改良に関する。

［従来の技術］ ダイナミック型ＭＯ８−ＲＡＭでは、メモリセルの蓄積
データに応じたピッ１ル検電位のセンス後に、アクティ
ブプルアップ回路が動作し、１１　Ｈ”レベル側のピッ
ト線電位を■。、（電源電圧）にプルアップすることが
行なわれている。

第４図は従来のダイナミックＲＡＭにおけるセンス系の
周辺を示す回路図である。図において、１対のビットラ
インＢＬ、ＢＬは、それぞれトランジスタＱｏａ＊Ｑｏ
、を介してデータバス■１０、Ｉｌｏに接続される。こ
れらトランジスタＱ。。＋Ｑｏ＋のオン・オフは、コラ
ムデコーダ１の出力によって制御される。各ビットライ
ンには、１トランジスタ・１キヤパシタ型のメモリセル
ＭＣが交互に接続される。各メモリセルＭＣには、ワー
ドラインＷＬ　（ＷＬｏ　、ＷＬ＋　、・・・）が接続
され、このワードラインＷＬの選択によってメモリセル
ＭＣとビットラインＢＬ、ＢＬとの間の接続・遮断が制
御される。また、ビットラインＢＬ。

ＢＬには、それぞれ１個ずつダミーメモリセルＤＭＣが
接続される。これらダミーメモリセルＤＭＣには、ダミ
ーワードラインＷＬＤ’Ｍが接続され、このダミーワー
ドラインＷＬＤＭの選択によってダミーメモリセルＤＭ
ＣとビットラインＢＬ、Ｂ「との間の接続・遮断が１ｂ
ｌｌ　ａｌｌされる。また、ビットラインＢ　Ｌ　、　
−１’３１−には、それぞれ、トランジスタＱＰ　ＲＯ
、Ｑｒう、を介してプリチャージ電源■ＰＲが接続され
る。これらトランシタＱＰＩＩＯＩＱＰＩＩのオン・オ
フはプリチャージクロックφＰ、によって制ｗされる。

さらに、ピッｌ−ラインＢＬ、ＢＬには、センスアンプ
Ｓ　Ａ　ｏと、アクティブプルアップ回路ＡＰ。とが接
続される。センスアンプＳＡＧは、センスアンプ駆動信
号φ、にＪ：ってｉの動作が制御される。アクティブプ
ルアップ回路ＡＰ、は、ビットラインＢＬをプルアップ
するために機能するトランジスタＱＡ　Ｐ’　Ｏ’ｌ’
　Ｑｔ　ｏおよびキャパシタＣ就０と、ビットラインπ
Ｔをプルアップするために機能するトランジスタＱＡｒ
＋、Ｑｔ＋およびキャパシタ０１１とを含む。トランジ
スタＱＡＰ。はビットラインＢＬをプルアップするため
のトランジスタであり、ピッ１−ラインＢＬと電ｗＶＣ
０との間に介挿される。４−１アバシタＣ５゜はトラン
ジスタＱＡｌ’ｏのゲート電位を昇圧するための６一 キャパシタであり、その一端はトランジスタＱＡＰｏの
ゲートに接続され、その他端にはアクティブプルアップ
クロックφ父を受ける。トランジスタＱＲｏはキャパシ
タＣｏｏをビットラインＢＬのプリチャージ電圧で予め
充電しておくためのもので、ビットラインＢＬとキャパ
シタＣＲＯの前記一端との間に介挿される。このトラン
ジスタＱ？。のゲートは電源■。、に接続される。なお
、ビットラインＢＬをプルアップするための回路要素で
あるトランジスタＱｌ！ＩＩＱＡＰＩおよびキャパシタ
ＣＭも、ビットラインＢしをプルアップするための回路
要素ＱＲＯＩＱＡＰＯおよびキャパシタｃｔｔｏと対称
の構成となっている。

なお、実際の半導体メモリでは、ビットライン対ＢＬ、
ＢＬが複数対設けられており、メモリセルＭＣがマトリ
クス状に配置されている。

第５図は第４図に示される回路の動作タイミングを示す
タイミングチャートである。第５図において、φ８．φ
６．φＰ、はそれぞれ第４図に示される信号に対応し、
ＢＬ、ＢＬはビットライン８１．８Ｌの電位変化を表わ
したものであり、ＷＬｏ、ＷＬ＋はワードラインＷＬｏ
　、ＷＬ＋　　（なお、第４図では１本のワードライン
のみを示している）の電位変化を表わしたものである。

なお、ＲＡＳは、ローアドレスストローブ信号を表わし
たものである。この０−アドレススト０−ブ信号ＲＡＳ
はノンアクティブ；１間とアクティブ期間とを規定する
ための信号である。以下、この第５図を参照して第４図
の回路の動作を説明する。

ノンアクティブｌ１ｉｌｌｔ　ｌ＞わらローアドレスス
トローブ信号ＲＡＳが’ｌｌ”Ｊす１＠に、ビットライ
ンＢＬ、ＢＬは所定の電位にブリヂト−ジされる。

すなわち、クロックφｒ、にＪ二ってトランジスタＱＰ
ｔｏ＋Ｑｒ＊＋がオンされ、ビットラインＢＬ、ＢＬが
Ｖｒ　Ｒ（Ｖｒ　Ｒ−ＶＣＣ）なる電位にプリチャージ
される。

その後、ローアドレススト１］−ブ信号ＲＡＳが立ち下
がり、アクティブ１１１　ｍが開始する。このアクティ
ブ期間では、ワードラインＷＬの１本およびダミーワー
ドラインＷ　Ｌ　Ｄ　Ｍの１本が選択され、それぞれの
電位が立ち上がる。なお、ここでは、ビットラインＢＬ
に属するメモリセルＭＣに接続されたワードラインが選
択され、ビットライン百Ｆに属するダミーメモリセルＤ
ＭＣに接続されたダミーワードラインが選択されたこと
とする。この選択の後に、クロックφ、が立ち上がり、
センスアンプＳ　Ａ　ｏが活性化される。これにより、
１１１　Ｉ＋レベル側のビットラインＢＬは接地レベル
となる。このとき、キャパシタＣｉｏはトランジスタＱ
ＲＯを介してビットラインＢＬにより充電されるので、
ノードＮ１　（トランジスタＱＡＰＯのゲートとキャパ
シタＣｔｏとの接続点）の電位はＶＣＣＶＴ（Ｖｒはト
ラジスタＱ　ｔ、、ｏのしきい値電圧）となる。一方、
キャパシタＣａ＋の蓄積電荷はトランジスタＱａ＋を介
してビットラインＢＬ（接地レベルとなっている）に放
電されるので、ノードＮ２　（トランジスタＱＡＰＩの
ゲートとキャパシタａｌｌ＋　との接続点〉の電位は接
地レベルとなる。この復、クロックφ６が立ち上がって
アクティブプルアップ動作が開始され、ノードＮ＋はさ
らに高電位（ＶＣ，より高い電位）となり、トランジス
タＱＡＰｏが強くオンする。そのため、ピッ１−ライン
Ｂ１−の電位はＶＣｃにまで上昇する。これに対し、ノ
ードＮ２の電位は接地レベルであるので、１〜ランジス
タＱＡｒ＋はオンせずビットラインＢＬの電位は接地電
位のままである。

なお、上記のような従来回路は、たとえば、ＩＥＥＥ　
　ＪＯＬＪＲＮＡＬ　　ＯＦ　　５ＱＬＩＯ−８ＴＡＴ
Ｅ　　ＣＩＲＣＬＩＩＴＳ、ＶＯＬ、５Ｃ−１５、ＮＯ
，５，０ＣＴＯＢＥＲ１９８０“ＡＨｌｇｈ　　ｐｅｒ
ｆｏｒｍａｎｃｅ　　　５ｅｎｓｅ　　　Ａｍｐｌｉｆ
ｉｅｒ　　ｆｏｒ　　ａ５Ｖ　　Ｄｙｎａａ＋ｌｃ　　
ＲＡＭ”　Ｊ、ＯＨＮ　　Ｊ、　ＢＡＲＮＥＳ、ＪＯＨ
Ｎ　　Ｙ、ＣＩ−ＩＡＮに記載されている。

［発明が解決しようとする問題点］ ところで、上記の従来例では、ビットラインＢＬ、８Ｌ
はセンスアンプに、Ｖ、Ｐ　＊　＝　Ｖ　ｃ　、ｃにプ
リチャージされているが、このブ、リヂャージ電圧は電
源電圧Ｖｃｃであるとは限らず、電源電圧Ｖｃ−１０＝ 。と接地電位の中間の値（たとえば（１／２）Ｖｃｃ等
）を用いる場合がある。なぜならば、このような中間の
値にプリチャージ電圧を設定すると、低消費電力化、セ
ンスタイミングの高速化の点で有利となるからである。

しかしながら、第４図の回路において、ビットラインＢ
Ｌ、ＢＬのプリチャージ電圧を電源電圧Ｖｃｃと接地電
位の中間の値に設定すると、ノードＮ１の電位がほとん
ど上昇しなくなり、アクティブプルアップ動作が不能と
なってしまう。以下、この理由について詳細に説明する
。

仮に、ＩｃｙトラインＢＬ、ＢＬが（１／２）Ｖｃｃな
る電圧でプリチャージされたとすると、トランジスタＱ
ｔｏはゲート電位がｖｃｃでソース電位（ビットライン
ＢＬと接続される端子の電位）が（１／　２　）　Ｖ　
ｃ　ｃとなる。したがって、トランジスタＱ＊ｏはゲー
ト・ソース間に常に順方向バイアスが加わっているので
、トランジスタＱ、。

は常にオン状態となる。そのため、クロックφ友の電位
が上昇してキャパシタＣ１ｏに電荷が蓄積されでも、そ
の蓄積電荷は１〜ランジスタＱ、ｏを介してビットライ
ン口しに流出してしまう。ここで、ビットラインＢ　Ｌ
が有する浮遊容量はかなり大きいので、クロックφしに
よってキャパシタＣ９゜に電荷が蓄積されてもその蓄積
電荷はすぐにビットラインＢＬに流出してしまう。した
がって、ノードＮ、の電位ははとＩυど上昇せず、トラ
ンジスタＱＡＰＯを強くオンさせることができなくなる
。これにより、ピッ］−ライン８Ｌと電源ラインＶｃｃ
との結合関係が弱いものとなり、満足にアクティブプル
アップ動作を行なうことができなくなってしまうのであ
る。

上述のごとく、従来のダイナミック型ＲＡＭでは、ビッ
トラインのブリヂ１１−ジレベルを電源電圧Ｖｃｃより
低くする場合には、アクティブプルアップ動作が不能に
なるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ビットラインのプリチャージレベルを電源電
圧Ｖｃｃより低い値に設定する場合にもアクティブプル
アップ動作が可能であり、かつ従来回路に比べて回路構
成の追加がほとんどないような半導体記憶＠置を提供す
ることを目的とする。

Ｅ問題点を解決するための手段］ この発明にかかる半導体記憶装置は、プルアップ用のト
ランジスタのゲートと対応のビットラインとの間に介挿
されるキャパシタ充電用のトランジスタをクロック駆動
し、この駆動クロックのタイミングおよびレベルをビッ
トラインのプリチャージ電圧に応じて適当な値に選ぶよ
うにしたものである。

［作用］ この発明におけるキャパシタ充電用のトランジスタは、
ゲート電位制御手段によりそのゲート電位がビットライ
ンのプリチャージレベルに応じて適当な値に調節される
ことにより、ビットライン中間電位プリチャージ時にも
プルアップ用トランジスタのゲート電位を十分に高電位
にし、プルアップ動作を有効にする。

［実施例］ 第１図はこの発明の一実施例を示す回路図である。図に
おいて、この実Ｆ１１例が第４図の従来例と異なるのは
、キャパシタ充電用のトランジスタＱｔｏｅＱ＊＋のゲ
ートにりＯツクφｔが入力されていることである。その
他の構成は第４図の回路と同様であってよい。

第２図は第１図に示される回路の動作タイミングを説明
するためのタイミングチャートであり、各信号は第１図
に示される信号、ビットライン。

ワードラインに対応している。なお、φ３５．。

φＩ、、φ’１２１は慢に第３図を用いて説明するもの
である。以下、この第２図を参照して第１図の回路の動
作を説明する。

この実施例では、ビットラインＢＬ、ＢＬは■Ｐ就　（
Ｖｒ　＊　＜Ｖｃ　ｃ　）なる電圧にプリチャージされ
ているとする。こうすると、低消費電力化。

センスタイミングの高速化の点で有利となる。前述の従
来例と同様にワードライン、ダミーワードラインの選択
後、センスアンプＳＡｏによるセンス動作が行なわれる
が、このどき、り０ツクφｒは次式（１）で示される電
位Ｖ、に保持される。

ＶＴ　＜Ｖｒ　ｔ　＋ＶＴ　　（ＱＰ　ＩＩ）　　　・
・・（１）ただし、ＶＴ　　（Ｑｐ　ｅ　）はプリチャ
ージ用トランジスタＱｒ＊ｏ＋Ｑｒｔ＋＋・・・のしき
い値電圧である。

上記センス動作時は、“Ｌ′°側のビットラインＢ℃、
ノードＮ２は接地電位となる。また、ノードＮ、はノン
アクティブ期間にプリチャージされた高電位ＶＰ　ｍ　
　（Ｖｐ　ｔ　＜Ｖｃ　ｃ　）のままとなっている。

次に、クロックφ、が立ち上がってアクティブプルアッ
プ動作が開始すると、ノードＮ、は十分な高電位に上昇
する。なぜならば、このときトランジスタＱ、。のゲー
ト電位（Ｖ、）はビットラインＢＬのプリチャージ電位
よりも低くなっているので、トランジスタＱ、。の導通
度は低く、キャパシタＣＲＯの蓄積電荷の流出がほとん
どないからである。したがって、ノードＮ、はキャパシ
タＣｏｏにより十分に昇圧され、その結果トランジスタ
Ｑ　Ａ　Ｐ　Ｏが強くオンしてＨ”側のビットラインＢ
Ｌを電源電圧ＶＣＣまでプルアップする。

上記プルアップ動作完了接にクロックφｒは次式（２）
で表わされる電位Ｖ２に立ち上げられる。

Ｖ２　＜ＶＣｃ　十ＶＴ　ＲＯ・・・（２）これは、プ
ルアップ動作後にデータ書換えが生じた場合、Ｈ”側の
ピッ１〜ラインＢＬのプルアップ用トランジスタＱ、。

のゲート電位をなるべく容易に“Ｌ”にし、ビットライ
ンＢ　Ｌを素早く″゛Ｌ″Ｌ″電位電位）にするためで
ある。したがって、このプリチャージは、クロックφＰ
がなるべく高電位の方がよく、ｂｌ　＞ｌ：　Ｌ、　＜
はこの期間にφｐ　＞ＶＰ　＊　＋Ｖｙ　ｔ　ｏにされ
る。

さらに、０−アドレススｌ−ＴＩ−ブ信号ＲＡＳが立ち
上がってノンアクティ１１１間になると、り０ツクφＰ
は電源電圧ＶＣＣになり、ノードＮ、。

Ｎ２は従来回路と同様、ビットラインＢＬ、ＢＬのプリ
チャージ電圧にプリチャージされる。

第３図は、第１図に示される回路で用いるクロックφＰ
を発生するための回路の一例を示す図である。図におい
て、電源ラインＶｃｃと接地との間には、トランジスタ
Ｑ、、Ｑ２で構成される直列接続回路と、トランジスタ
Ｑ３．キャパシタＣＯで構成される直列接続回路と、ト
ランジスタＱ４、Ｑ６で構成される直列接続回路とがそ
れぞれ並列態様で介挿される。さらに、トランジスタＱ
４に並列にトランジスタＱ６が接続される。トランジス
タＱ１のゲートにはクロックφ’ＲＥＳが入力される。

トランジスタＱ２のゲートにはローアドレスストローブ
信号ＲＡＳが入力される。トランジスタＱ、のゲートに
はクロックφよが入力される。トランジスタＱ４のゲー
トはトランジスタＱ、と０２との接続点に接続される。

トランジスタＱｓのゲートにはクロックφｋＥｓが入力
される。トランジスタＱ６のゲートにはクロックφ′Ｐ
が入力される。クロックφＰは、トランジスタＱ４とＱ
、とＱ、との接続点から出力される。

なお、上記第３図の動作タイミングは、前述の第２図に
併記して示されている。以下、この第２図を参照して第
３図の回路の動作を説明する。

りＯツクφ＊Ｅｓは、ローアドレスストローブ信号ＲＡ
Ｓの立ち下がりによって発生するワンショットパルスで
あり、このクロックφ、Ｅ、によリフロックφＰは接地
電位となる。次に、クロックφ’ｔＥｓが立ち」二がる
と、クロックφＰは、ＶＴ　−Ｖｃ　ｃ　　Ｖｙ　　（
Ｑ、）　　Ｖｒ　　（Ｑ４）・・・（３） ＶＴ　　（Ｑ＋　）、ＶＴ　　（Ｑ−）は、それぞれ、
トランジスタＱ＋、Ｑ４のしきい値電圧なる電位となる
。

次に、り０ツクφ、が立ち上がると、このクロックφ２
は電源電圧■。、より十分高い電圧に上昇するので、ク
ロックφｅは、 Ｖ２　＝Ｖｃ　Ｃ−ＶＴ　　（Ｑ４）　　　　”・（４
）なる電位となる。さらに、ローアドレスストローブ信
号ＲＡＳが立ち上がってノンアクティブ期間になると、
クロックφ′ｒは電源電圧ＶＣＣより十分高い電位にな
り、したがって、クロックφＰは電源電圧Ｖｃｃに上昇
する。

なお、第３図の回路でクロックφＰがクロックφ、Ｅ、
により接地電位に下がる期間があるが、これはアクティ
ブプルアップ回路の動作上は何ら意味がなく、クロック
φｒ発生回路の実現容易性のために生ずるものである。

第３図に示されるφＰ発生回路では、前述の（１）、（
３）式より Ｖ＋　＝Ｖｃ　Ｃ−ＶＴ　　（Ｑ＋　）　　ＶＴ　　（
Ｑ−）＜Ｖｒ　　Ｒ＋Ｖ丁（ＱＰ　　Ｒ） ・・・（５） なる関係を満すように、プリチャージ電圧ｖｅｇに応じ
てトランジスタのしきい値電圧を選ぶことで、第１図の
回路に適用することができる。

なお、第３図のφＰ発生回路では、 Ｖ、−Ｖｃ　ｃ−２・ＶＴ　　　　・・・（６）（ＶＴ
　　（Ｑ＋　）−ＶＴ　　（０４）−Ｖｒの場合）の場
合を示したが、同様の方法で、 Ｖ　、−Ｖｃ　ｃ〜３・ＶＴ　　　　・・・（７）等、
より低い値のＶ、を実現することは容易である。

また、■、に対する条件式（１）を見ると、回路動作上
プリチャージ電圧ＶＰＩＩが何らかの原因で変化する場
合、これに追随してＶ、が変化することが望ましく、こ
のにうな方式のφＰ発生回路の一例を第６図に示す。こ
の第６図の回路では、Ｖ　＋　−Ｖ　Ｐ　ｌ　　　　　
　　・・・（８）Ｖｚ　＝Ｖｃ　ｃ　　　　　　　−（
９）が実現され、これらは、プリチャージ電圧■ＰＲが
変化しても、必ず条件式（’１）、（２＞を満している
。

［発明の効果］ 以上のように、この発明によれば、アクティブプルアッ
プ回路におけるキャパシタ充電用のトランジスタのゲー
ト電位を、ビットラインのプリチャージ電圧に応じて適
当なタイミングおよびレベルで変化させることにより、
簡巾な回路構成でピットライン中間電位ブリヂト−ジ峙
にも有効なアクティブプルアップ動作を行なうことがで
きる。

４、図面（７）　ｍ　ＩＩ　ｈ　説明 第１図はこの発明の一実施例を示す回路図である。第２
図は第１図に示される回路の動作タイミングを示すタイ
ミングチャートである。第３図は第１図に示される回路
で用いられるクロックφｅの発生回路の一例を示す図で
ある。第４図は従来のダイナミックＲＡＭにおけるセン
ス系の周辺を示す回路図である。第５図は第４図に示さ
れる回路の動作タイミングを示すタイミングチャートで
ある。第６図は第１図に示される回路で用いられるクロ
ックφＰの発生回路の他の例を示す図である。

図において、ＢＬ、ＢＬはビットライン、ＷＬはワード
ライン、ＷＬＤＭはダミーワードライン、ＭＯはメモリ
セル、ＤＭＣはダミーメモリセル、φｒ、はビットライ
ンプリチャージ用のクロック、ＶＰｔはビットラインプ
リチャージ１１１ＬＳＡ。

はセンスアンプ、ＡＰｏはアクティブプルアップ回路、
ＱＡＰＯＩＱＡＰＩはプルアップ用のトランジスタ、Ｑ
、。＋Ｑａ＋はキャパシタ充電用のトランジスタ、ＯＲ
０，Ｃ２，はプルアップ用トランジスタのゲート電位昇
圧用のキャパシタ、φ、はプルアップ用クロック、φＰ
はキャパシタプリチャージ用のクロックを示す。

Claims (5)

【特許請求の範囲】
1. （１）複数のメモリセルが接続された複数のビット線対
   を有し、当該メモリセルの選択前に各ビット線対の電位
   がＶ＿Ｐ＿Ｒなる電位にプリチャージされるような半導
   体記憶装置において、 前記各ビット線対に接続され、前記メモリセルの選択後
   に各ビット線対のセンス増幅を行なうセンスアンプ、お
   よび 前記各ビット線対に接続され、前記センスアンプによる
   センス増幅後に前記各ビット線の電位をプルアップする
   ためのアクティブプルアップ回路を備え、 前記アクティブプルアップ回路は、 電源と対応ビット線との間に接続された第１のトランジ
   スタと、 前記第１のトランジスタのゲートと前記対応ビット線と
   の間に接続された第２のトランジスタと、 その一端が前記第１のトランジスタのゲートに接続され
   、その他端にアクティブプルアップ用のクロック信号を
   受け、このアクティブプルアップ用のクロック信号によ
   つて第１のトランジスタのゲート電位を昇圧するための
   キャパシタとを含み、 さらに、前記第２のトランジスタのゲート電位を制御す
   るゲート電位制御手段を備え、 前記ゲート電位制御手段は、 前記第２のトランジスタのゲート電位を少なくとも前記
   センスアンプによるセンス期間から前記アクティブプル
   アップ回路によるアクティブプルアップ動作に至るまで
   の間、 Ｖ＿１＜Ｖ＿Ｐ＿Ｒ＋Ｖ＿Ｔ＿Ｈ＿２ 値し、Ｖ＿Ｔ＿Ｈ＿２は第２のトランジスタのしきい値
   電圧 なる条件を満す電位Ｖ＿１に保持し、かつ 前記第２のトランジスタのゲート電位を前記アクティブ
   プルアップ回路によるアクティブプルアップ動作からア
   クティブサイクル終了までの間に少なくとも１度は Ｖ＿２＜Ｖ＿Ｃ＿Ｃ＋Ｖ＿Ｔ＿Ｈ＿２ 但し、Ｖ＿Ｃ＿Ｃは電源電圧 なる条件を満す電位Ｖ＿２に上昇させることを特徴とす
   る、半導体記憶装置。
2. （２）前記ゲート電位制御手段は、前記第２のトランジ
   スタのゲート電位をライトサイクル時にのみ前記電位Ｖ
   ＿２に上昇させることを特徴とする、特許請求の範囲第
   １項記載の半導体記憶装置。
3. （３）前記ゲート電位制御手段は、前記電位Ｖ＿１とし
   て、 Ｖ＿１＝Ｖ＿Ｃ＿Ｃ−ｎ・Ｖ＿Ｔ＿Ｈ 但し、Ｖ＿Ｔ＿Ｈはアクティブプルアップ回路を構成す
   るトランジスタのしきい値電圧、 ｎは任意の正の整数 なる値に設定することを特徴とする、特許請求の範囲第
   １項記載の半導体記憶装置。
4. （４）前記ゲート電位制御手段は、前記ビット線対のプ
   リチャージ電圧Ｖ＿Ｐ＿Ｒの変化に応じて、前記第２の
   トランジスタのゲート電位Ｖ＿１の値を追随して変化さ
   せることを特徴とする、特許請求の範囲第１項記載の半
   導体記憶装置。
5. （５）前記ゲート電位制御手段は、前記第２のトランジ
   スタのゲート電位を、ノンアクティブ期間およびアクテ
   ィブ期間開始から前記センスアンプのセンス動作開始ま
   での間、少なくとも１度Ｖ＿３＞Ｖ＿Ｐ＿Ｈ＋Ｖ＿Ｔ＿
   Ｈ＿２ なる条件を満す電位Ｖ＿３に上昇させることを特徴とす
   る、特許請求の範囲第１項記載の半導体記憶装置。