JPS5856194B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明は絶縁ゲート型電界効果トランジスタを用いた
ランダムアクセス方式の半導体記憶装置に関する。

メモリセルとしてＭＯＳトランジスタを用いたランダム
アクセスメモリ（以下ＲＡＭと呼称する）は、そのメモ
リセルの構成により大別してダイナミック型ＲＡＭとス
タティック型ＲＡＭとに分けられる。

上記前者のダイナミック型ＲＡＭでは記憶ノードの容量
の蓄積電荷の有無で情報を記憶するメモリセルが用いら
れ、上記後者のスタティック型ＲＡＭではフリップフロ
ップで情報を静的に記憶するメモリセルが用いられる。

そしてこのうちダイナミック型ＲＡＭのメモリセルは周
知のように、近年はとんど１つのトランジスタによって
構成されるため、このダイナミック型ＲＡＭは構成素子
数が少なく高集積化に優れ、大容量化し易いという利点
を持っている。

他方スタテック型ＲＡＭは静的に情報を保持することが
できるため、簡便なシステムに使用することが可能であ
り、使用性の良さく使い易さ）に優れ、またメモリセル
から情報を読み出す際の増幅度が太きいため、高速性に
も優れている。

さらに近年ではダイナミック型およびスタティック型Ｒ
，ＡＭとも、情報の書き込み／読み出し時および情報を
保持している時それぞれにおける消費電力を節減するよ
うな種々の改良が行なわれている。

以上のような観点からスタティック型ＲＡＭに求められ
る特性は、使用者側からみたメモリシステムの簡易性、
高速動作、低消費電力の三点である。

さらに上記スタティック型ＲＡＭをその動作方法で分け
ると、同期式と非同期式の二つに分けられる。

このうち同期式のものとは各メモリサイクル毎に伺らか
の方法で同期信号を発生させ、これを各部分の制御に使
用するものであり、各部分を同期制御することができる
ことから、動作モード上、蓄積電荷の充放電というダイ
ナミック的動作が主体となり、直流電流経路を断つ回路
設計を可能とする。

このことは動作速度の向上、消費電力の減少という特徴
を生み出すが、反面同期信号を得る過程でメモリシステ
ムへ伺らかの制約を与えメモリシステムの簡易性が損な
われることになる３他方弁間期式のものとは各メモリサ
イクル毎に同期信号を発生させず、チップ選択信号又は
アドレス信号の変化でサイクルを自動的に次のサイクル
へ移行させるものであり、同期信号を用いていないこと
から各部分に直流電流経路を設けるレシオ回路が多用さ
れ、消費電流は増加するが、あるメモリサイクルから次
のメモリサイクルに移行する時、入力信号に同期型のよ
うな制約がなくメモリシステムの簡易性が向上する。

第１図および第２図はそれぞれ上記同期式および非同期
式のスタティック型ＲＡＭを説明するためのもので、第
１図はメモリセルの構成図、第２図はその電圧、電流特
性図である。

第１図においてＰチャネルＭＯ８Ｉ−ランジスタ１，２
それぞれとＮチャネルＭＯＳトランジスタ３，４それぞ
れとはＣＭＯＳインバータ５，６をそれぞれ構威し、こ
のインバータ１．旦の一方の入力端を他方の出力端に交
互に接続してフリップフロップを構成し、さらにこのフ
リップフロップの一対の出力ノードＡ、Ｂとピッドデー
タ線り、Ｄとの間に、そのゲートがワード線Ｗに接続さ
れたＮチャネルＭＯＳトランジスタ７．８それぞれを接
続して１ビット分のメモリセルが構成される。

また第２図は横軸はノードＡの電圧Ｖを、縦軸は電流■
を示し、実線に対してはフリップフロップを構成するイ
ンバータ５にノードＡから流れ込む電流をとり、破線は
前記トランジスタ７に流れる電流をノードＡに流れ込む
向きを正としてとったものである。

従って実線は前記フリップフロップの帰還特性を示し、
破線は伝送ゲートであるトランジスタ７の特性を示す。

したがってこの実線と破線の交点がこのメモリセルの安
定点になる。

さらに図中左下りの斜線を施した領域は情報の読み出し
領域があり、実線と破線が二つ以上の交点を持つすなわ
ち双安定領域である。

図中右下りの斜線を施した領域は情報の書き込み領域で
あり、実線と破線が原点０のみで交わる単安定領域であ
る。

次に上記第１図および第２図を用いて、先ずメモリセル
へ情報を書き込み場合について説明する。

ノードＡにレベル°“０″を書き込むにはビットデータ
線りの電圧をＶ。

ｒ１以下に、百の電圧をＶｃｒｉ以上にそれぞれ保ち、
ワード線Ｗにアクセス信号を与える。

このときＤ側はＯ″書き込み領域（第２図の右下り斜線
部分）にあり、ｂ側は書き込み領域にないから、ノード
Ａは°°０″に安定する。

これによりノードＡにレベル″′０″の書き込みが完了
する。

またこれとは反対にノードＡにレベルＩｔ １ ＋１の
書き込みを行なうには、ビットデータ線り、Ｄの電圧関
係を上記と逆にすることにより、ノードＢにレベルｌ’
Ｉ ＯＨの書き込みが行なわれ、この結果ノードＡには
、レベル″′１″の書き込みが行なわれる。

次にメモリセルから情報を読み出す場合について説明す
る。

先ずり、Ｄの電圧をともに■。ｒ１以上に設定し、Ｗに
アクセス信号を与えるとノードＡ、Ｂおよびり、Ｄの各
電圧は読み出し領域（第２図の左下り斜線領域）内の交
点を移動する。

情報読み出し期間中、継続して読み出し領域内の交点に
とどまるようにり、Ｄの電圧を設定すれば、メモリセル
内の情報を破壊することなしにその情報がり、Ｄに読み
出され、そのまま直ちに次のメモリサイクルへ移行する
ことができる。

しかしながら情報の読み出し期間の最後の書き込み領域
内で終了するような設定がなされたときには、次のメモ
リサイクルに移行するときに伺らかの方法で動作点をす
みやかに読み出し領域内に戻す処置が必要である。

非同期式のスタティック型ＲＡＭでは、読み出し期間中
宮にり、ＤをＶｃｒｉ以上に保つことによってこれを解
決している。

このためにはり、Ｄを定常的にプルアップ抵抗でＶＤＤ
につり上げる必要があり、消費電力が大きくなるという
欠点はあるが反面メモリサイクルの移行が直ちにできる
ことからメモリシステムが極めて簡便になるという利点
がある。

他方、同期式のスタティック型ＲＡＭでは、読み出し期
間の初期においてのみ動作点を読み出し領域内に設定し
、読み出しが安定に行なわれた後は書き込み領域内に動
作点を移すようにしている。

メモリサイクルの移行時にり、Ｄをプリチャージし、読
み出し領域内に設定し、読み出し期間中はレベル″ｌ
Ｏ！”となっている側のビットデータ線の電荷がメモリ
セル内に放電され、読み出し後の動作点が書き込み領域
内に入る場合がこれで、Ｄ、Ｄ上では電荷の充放電しか
起こらないため、低消費電力化が実現される。

しかしながらメモリサイクルの移行時にり、Ｄをプリチ
ャージするため、クロック信号を必要とし、メモリシス
テムの簡易性が損なわれることになる。

以上要約すると、同期式スタティック型ＲＡＭは低消費
電力性に優れ、非同期式スタティック型ＲＡＭはメモリ
システムの簡易性に優れ、動作速度の点で両者の優劣は
つけ難い。

このような近況において、近年、同期式スタティック型
ＲＡＭの持つ低消費電力性と非同期式の持つメモリシス
テムの簡易性とを兼ね備えたものが開発実用化されてい
る。

これはアドレス入力信号からメモリサイクルの変化を検
出するアドレス入力遷移検出回路を設け、このアドレス
入力遷移検出回路の出力を同期式のスタティック型ＲＡ
Ｍに供給して、この同期式のものを非同期式のように動
作させるようにしたものである。

第３図は上記アドレス入力遷移検出回路を示すものであ
り、第４図はその各部分の信号波形を示すものである。

第３図においてＡ。−Ａｎの各アドレス入力信号が複数
のインバータおよびナントゲートからなる信号遅延回路
１１８〜１１ｎそれぞれを通ることによって所定パルス
幅の信号φ。

〜φＬおよびφＶ〜φ昇が作られる。

そして上記信号φ１〜φに？φ琵〜φ相まドレインが共
通接続された複数のＮチャネルＭＯＳトランジスタ１２
ｏ〜１２□。

の各ゲーＦ・に並列的に与えられる。上記ＭＯＳトラン
ジスタ１２ｏ〜１２□□のソースはＶＳＳ（低電位電源
電圧）印加点に接続され、さらにこれらのＭＯＳトラン
ジスタ１２８〜１２ｏｎのドレイン共通接点とＶＤＤ
（高電位電源電圧）印加点との間には、そのゲートに常
時ＶＤＤが与えられているＰチャネルＭＯＳトランジス
タ１３が接続される。

また上記ＭＯＳトランジスタ１２８〜１２ｏｎのドレイ
ン共通接点の信号φＴがインバータ１４を通ることによ
って信号φが作られ、さらにこのφが３段のインバータ
１５〜１７を通ることによって信号φ′が作られる。

上記アドレス入力遷移検出回路では第４図に示すように
、アドレス入力信号Ａ。

〜Ａｎのうちのいずれか１つがレベル°“１″から“０
″に変化するとφ台〜φにのうちの一つが発生し、また
アドレス入力信号Ａ。

−Ａｎのうちのいずれか一つがレベル“°Ｏ″から１″
に変化するとφ０〜φｎのつちの一つが発生する。

φ０〜φｎおよびφ０〜φｎのうちのいずれか一つが発
生した後は所定パルス幅の信号φおよびφｌが順次得ら
れる。

そしてこのφ、φ′のパルス幅は負荷素子として用いら
れるＰチャネルＭＯ８Ｉ−ランジスク１３の負荷特性に
よって決定される。

また上記信号φが一つのアドレス入力信号の組、すなわ
ち一つのメモＩＪ リーイクルに対応するので、非同期
式スタティック型ＲＡＭの内部で発生させた信号φをメ
モリサイクルの移行時に前記ビットデータ線り。

百をプリチャージするためのクロック信号として用いれ
ば外部から特定のクロック信号を与えなくても、内部的
には同期式スタティック型Ｒ，ＡＭと同様の動作を可能
ならしめるものである。

第５図は上記アドレス人力遷移検出回路で発生する信号
φ、φ′を用いて同期式の動作を行なわせるようにした
従来のスタティック型ＲＡＭの一つのメモリセル部分を
示すものであり、第６図はその動作を示す信号波形図で
ある。

第５図において前記第１図と対応する箇所には同じ符号
を用いてその説明は省略する。

第５図ではさらにビットデータ線り、ＤそれぞれとＶＤ
Ｄ印加点との間に上記φ′をゲート入力とするＰチャネ
ルＭＯＳトランジスタ１８，１９を接続している。

またワード線Ｗには上記φおよび列選択回路からの出力
信号が供給されるノアゲート２０の出力が与えられる。

さらにビットデータ線り、Ｄ間に上記信号φ′と情報読
み出し制御信号ＷＥとの積の信号φ′・ＷＥを制御入力
とするセンス増幅器２１を接続している。

またビットデータ線り、Ｄに行選択回路からの出力が直
接そのゲートに与えられるＰチャネルＭＯＳトランジス
タ２２，２３のそれぞれの一端と、行選択回路からの出
力信号がインバータ２４を介してそのゲートに与えられ
るＮチャネルＭＯＳトランジスタ２５．２６のそれぞれ
の一端を接続し、上記ＭＯＳトランジスタ２２，２５の
他端は一方の入出力線Ｉ１０に、ＭＯ８Ｉ−ランジスタ
２３゜２６の他端は他方の入出力線Ｉ１０にそれぞれ接
続している。

このような構成において第６図に示すようにφ′がレベ
ル゛°０″の期間ｔ。

〜ｔ１ではＭＯＳトランジスタ１８，１９がオンし、ビ
ットデータ線り。

ｂはレベル゛１ ” （ＶＤＤレベルに相当）にプリチ
ャージされる。

このときのメモリセルは前記第２図に示す読み出し領域
に設定される。

この期間１ｏ−１，ワード物Ｗはφによりレベルｆｆ
Ｏｌ＋に固定され、メモリセルのアクセスが禁止される
。

次にプリチャージが完了してφがレベル゛′０″に変化
すると（ｔｌ）、ワード線Ｗの固定状態が解かれ、列選
択信号がＭＯＳトランジスタ７．８のゲートに与えられ
る。

列選択信号が与えられてＭＯＳトランジスタ７．８がオ
ンすると、ｔ１〜ｔ２の期間でメモリセルの情報がビッ
トデータ線り、Ｄに読み出される。

そしてこのビットデータ線り、Ｄ相互間の電位差が一定
電位差以上に拡がった時点で、信号φ′がレベル゛１″
となり（ｔ２）、センス増幅器２１が活性化される。

センス増幅器２１が活性化されると、ビットデータ線り
、Ｄ間の電位差がより高速に拡げられ、入出力線Ｉ１０
、Ｉｌｏに読み出し情報が高速に伝えられる。

このよらにビットデータ線り、Ｄのプリチャージ期間は
φのパルス幅で規定され、さらにこのパルス幅は前記Ｐ
チャネルＭＯＳトランジスタ１３の負荷特性で決められ
ている。

したがって従来ではその負荷特性のバラツキ等を考慮し
て、完全にり、Ｄがプリチャージされるように十分長い
プリチャージ期間をとる必要があり、このためメモリセ
ルからの情報読み出し速度が遅くなり、高速動作させる
ことができないという欠点があった。

この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、同期式スタティック型
ＲＡＭの持つ低消費電力性と非同期式スタティック型Ｒ
ＡＭの持つメモリシステムの簡易性を兼ね備え、しかも
高速動作が可能な半導体記憶装置を提供することにある
。

この発明による半導体記憶装置は、アドレス入力信号か
らメモリサイクルの変化を検出するアドレス入力遷移検
出回路とメモリセルのビットデータ線と等価な負荷容量
を持つダミービットデータ線を設け、アドレス入力遷移
検出回路においてメモリサイクルの変化が検出された時
にメモリセルのビットデータ線およびダミービットデー
タ線へのプリチャージを開始し、プリチャージ時、ダミ
ービットデータ線の電圧レベルを検出しこの検出レベル
が一定値以上になった時点においてプリチャージを終了
するようにしたものである。

以下、図面を参照してこの発明の一実施例を説明する。

第７図はスタティック型ＲＡＭの構成を示すものであり
、ここではメモリセルはＭＣＩ。

ＭＣ２の２個のみが示しである。

また図において従来と同一箇所には同一符号を付し、そ
の説明は略する。

図においてＭＯＳ、ｌ−ランジスタラ２ｏ〜１２ｏｎド
レイン共通接続点の信号φＴは、一方の出力を他力の一
人力とする如く相互接続された２個のナントゲート３０
．３１からなるフリップフロップ３２のセット端に与え
られる。

またこのフリップフロップ３２の出力が２段のインパー
ク３３゜３４を通ることによって信号φが得られる。

上記信号φはその一方入力端に列選択信号が入力される
ノアゲート２０の他方入力端およびインバータ３５それ
ぞれに並列的に与えられる。

上記ダミーメモリセルＤＭＣは、ダミービットデータ線
ＤＤ、このダミービットデータ線ＤＤとＶＤＤ印加点と
の間に接続され上記インバータ３５の信号φ′をゲート
入力とするＰチャネルＭＯＳトランジスタ１８′、ＶＤ
Ｄ印加点とＶＳＳ印加点との間に直列接続されゲートが
共にＶＤＤ印加点に接続されたＰチャネルＭＯＳトラン
ジスタ１′およびＮチャネルＭＯＳトランジスタ３′、
上記両トランジスタ１’、３’の直列接続点とダミービ
ットデータ線ＤＤとの間に接続され上記ノアゲート２ｏ
の出力信号すなわちワード線Ｗの信号をゲート入力とす
るＮチャネルＭＯＳトランジスタ７′、上記ダミービッ
トデータ線ＤＤとＶＤＤ印加点との間に挿入されるセン
ス増幅器２１から構成されている。

すなわち、ダミーメモリセルＤＭＣではトランジスタ３
′が常にオンしているため、ワード線Ｗに゛１″信号（
ＶＤＤレベルに相当）が与えられると、常に゛０″信号
（■ｓｓレベルに相当）が読み出されることになる。

したがって予めダミービットデータＭＤＤがＶＤＤにプ
リチャージされていれば、アクセス時ＤＤは常にディス
チャージされることになる。

またダミーメモリセルＤＭＣの各トランジスタ１８′。

？’、 １’ 、 ３’のコンダクタンスはメモリセル
ＭＣＩあるいはＭＣ２の各トランジスタ１８，７，１゜
３のコンダクタンスと等価であり、さらにダミーメモリ
セルＤＭＣ内には容量３６．３７が、ダミービットデー
タ線ＤＤにはＰチャネルＭＯＳトランジスタ３８．Ｎチ
ャネルＭＯＳトランジスタ３９、容量４１，４１がそれ
ぞれ設けられていて、ダミービットデータ線ＤＤの負荷
容量は各メモリセルＭＣＬＭＣ２のビットデータ線り、
Ｄの負荷容量と等価に設定されている。

上記ダミービットデータ線ＤＤの電圧レベルはインバー
タ４２によって検出され、さらにこのインバータ４２の
検出信号は２段のインバータ４３゜４４を介して前記フ
リップフロップ３２のリセット端に与えられる。

さらに図においてノアゲート４５およびインバータ４６
はインバータ３５によって得られる信号φおよび情報読
み出し制御使号ＷＥから、センス増幅器２１を制御する
ための信号７・ＷＥを得るためのものである。

次に上記のように構成された回路の動作を第８図に示す
信号波形図を参照して説明する。

先ずアドレス入力信号Ａ。

−Ａｎのうち少なくともいずれか一つが′１″′から′
０″あるいは０″から１″に変化すると、φｉ（φ０〜
φ。

あるいはφ。

〜φ□のうちのいずれか一つが）１”に立上り、その後
所定期間後に再びｎ Ｏｎに立下る。

上記信号φｉが１′”に立上るトランジスタ１２８〜１
２２ｎのうちの一つがオンし、信号φＴは″Ｏｕに立下
る。

信号φＴが′０″に立下るとフリップフロップ３２がセ
ットし、これに続いて信号φが”１″に立下る（１ｏ）
。

信号φが１ ｎに立上ると各メモリセルＭＣ１、ＭＣ２
およびダミーメモリセルＤＭＣ内の各トランジスタ１８
，１９゜１８′がオンし、各メモリセルＭＣＩ、ＭＣ２
内のビットデータ線り、ＤおよびダミーメモリセルＤＭ
Ｃ内のダミービットデータ線ＤＤへのプリチャージが開
始される。

プリチャージ開始後は、各メモリセルＭＣ１，ＭＣ２の
ビットデータ線り。

Ｄの負荷容量とダミーメモリセルＤＭＥのダミービット
データ線ＤＤの負荷容量とは等価に設定されているため
、いままで°Ｏ″の情報が読み出されていたビットデー
タ線り、Ｄはダミービットデータ線ＤＤと等速度でプリ
チャージされていく。

なお第８図ではメモリセルＭＣ１ビットデータ線り、Ｄ
の信号波形を例示し、ビットデータ線りが１０″から”
１″にプリチャージされる場合を示しである。

プリチャージ開始後、ダミービットデータ線ＤＤのレベ
ルが十分ＶＤＤに近い所定の値に達すると、インバータ
４２はこのレベルを検出しその出力信号は′Ｏ″に反転
する。

インバータ４２の出力信号が反転してｔ′Ｏｊｌに立下
ると、これに続く２段Ｇ）インバータ４３．４４を介し
てこの信号変化がフリップフロップ３２のリセット端に
与えられる。

この結果フリップフロップ３２がリセットしくｔｌ）、
これよりわずかに遅れて信号φがＯ”に立下る（ｔ、′
）。

信号φがＯ″′に立下って信号φ′が１″に立上ると、
いままでオン状態にあった各メモリセルＭＣＩ、ＭＣ２
内のトランジスタ１Ｂ、１９およびダミーメモリセルＤ
ＭＣ内のトランジスタ１８′はすべてオフし、プリチャ
ージが終了する。

このようにプリチャージ期間（φ′のパルス幅）はビッ
トデータ線り、Ｄと負荷容量が等価なダミービットデー
タ線ＤＤにおけるプリチャージ状態を検出しながら決定
することができるので、従来のように十分長い期間をと
らなくても、そのＲＡＭに見合った最少の期間でプリチ
ャージすることができる。

プリチャージ終了後は列選択信号によってトランジスタ
７．８がオンし、各メモリセルＭＣＩ。

ＭＣ２から情報が読み出される。

さらにφ′が１１″に立上ってから所定期間が経過する
と（１２）。

φ′・ＷＥが“１′′に立上りセンス増幅器２１が活性
化される。

センス増幅器２１が活性化されると、第８図に示すよう
にビットデータ線り、Ｄ間の電位差が高速に拡げられ、
その後入出力線Ｉ１０゜Ｉｌｏに読み出し情報が高速に
伝えられる。

同様にセンス増幅器２１が活性化されると、ダミービッ
トデータ線ＤＤのレベル″′０′″に対応した電位とＶ
ＤＤがセンス増幅器２１によって高速に拡げられ、ＤＤ
のレベルはよりレベル″Ｏｔｊに近づけられる。

なお、この発明は上記した実施例に限定されるものでは
なく、たとえば上記実施例ではＲＡＭはＣ−ＭＯ８構成
である場合について説明したが、これはＰチャネルある
いはＮチャネルのみのＭＯ８構成に適用できることはい
うまでもない。

以上説明したようにこの発明によればプリチャージ期間
をそのＲＡＭに見合った最少の期間とすることができる
ため、同期式スタティック型ＲＡＭの持つ低消費電力性
と非同期式スタティック型ＲＡＭの持つメモリシステム
の簡易性を兼ね備え、しかも高速動作が可能な半導体記
憶装置提供することができる。

【図面の簡単な説明】

第１図はメモリセルの構成図、第２図はその電圧、電流
特性図、第３図はアドレス入力遷移検出回路の構成図、
第４図はその各部分の信号波形図、第５図は従来のＲＡ
Ｍのメモリセル部分を抜き出して示す図、第６図はその
動作を示す信号波形図、第７図はこの発明の一実施例の
構成図、第８図はその動作を示す信号波形図である。 １１ｏ〜１１ｎ・・・・・・信号遅延回路、２１・・・
・・・センス増幅器、ＭＣ１２ＭＣ２・・・・・・メモ
リセル、ＤＭＣ・・・・・・ダミーメモリセル、Ｄ、Ｄ
・・・・・・ビットデータ線、ＤＤ・・・・・・ダミー
ビットデータ線、Ｗ・・・・・・ワード線。

Claims (1)

【特許請求の範囲】
1. １ 記憶情報を読み出すためのデータ線がそれぞれ設け
   られた複数のメモリセルと、上記複数の各メモリセルそ
   れぞれのデータ線と等価の負荷容量を持ち特定の情報が
   読み出されるダミーデータ線と、アドレス入力信号から
   メモリサイクルの変化を検出するアドレス入力遷移検出
   回路と、上記アドレス入力遷移検出回路においてメモリ
   サイクルの変化が検出されたときにセットされるフリッ
   プフロップと、上記フリップフロップがセット状態にあ
   るときに上記複数の各メモリセルのデータ線および上記
   ダミーデータ線を充電するプリチャージ手段と、上記ダ
   ミーデータ線の充電電圧を検出しこの検出電圧が一定電
   圧に達した際に上記フリップフロップをリセットするリ
   セット手段と、上記フリップフロップのリセット後、上
   記データ線に読み出される上記メモリセルの記憶情報を
   増幅してデータ線に供給する第１センス増幅器と、上記
   ダミーデータ線に読み出される情報を上記第１センス増
   幅器と同じタイミングで増幅してダミーデータ線に供給
   する第２センス増幅器とを具備したことを特徴とする半
   導体記憶装置。