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JPH04212426A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JPH04212426A
JPH04212426A JP3057545A JP5754591A JPH04212426A JP H04212426 A JPH04212426 A JP H04212426A JP 3057545 A JP3057545 A JP 3057545A JP 5754591 A JP5754591 A JP 5754591A JP H04212426 A JPH04212426 A JP H04212426A
Authority
JP
Japan
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insulating film
thin film
film
conductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3057545A
Other languages
English (en)
Inventor
Moriyoshi Nakajima
盛義 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3057545A priority Critical patent/JPH04212426A/ja
Priority to US07/709,607 priority patent/US5229645A/en
Priority to DE4120592A priority patent/DE4120592C2/de
Priority to KR1019920004356A priority patent/KR960016824B1/ko
Publication of JPH04212426A publication Critical patent/JPH04212426A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、薄い導体膜を電極または電気配
線として用いた半導体装置の特性向上を目的とした構造
およびその製造方法に関するものである。
【０００２】
【従来の技術】近年の半導体装置の高集積化に伴い、電
極や電気配線を構成する導体膜を形成する技術にも、よ
り高度なものが要求され、開発が進められている。特に
、高集積化のための微細化，多層化に伴って、平坦化を
実現するために導体膜の薄膜化が必要となっている。
【０００３】以下、薄い導体膜を電極または電気配線と
して用いた従来の半導体装置の製造工程を、図１９（ａ
）ないし（ｃ）に基づいて説明する。
【０００４】まず、１×１０１　５　／ｃｍ３　程度の
不純物濃度を有するｐ型のシリコン基板１上に、層間絶
縁用の酸化シリコン膜などからなる絶縁膜２を周知の熱
酸化法によって形成する。さらに、多結晶シリコンから
なる電極配線用の導電体薄膜３を化学気相成長法によっ
て堆積し、その後に写真製版技術およびエッチング技術
を用いて所望の電極パターンとして加工する。次に層間
絶縁およびスムースコート用の絶縁膜４を化学気相成長
法によって堆積させる（図１９（ａ））。次に、電位取
出し用のコンタクトホール６を、レジストマスク７を用
いた写真製版技術とドライエッチング技術、およびウェ
ットエッチング技術により開口する（図１９（ｂ））。 その後、電極取出し用のアルミニウム層をスパッタ技術
によって堆積させ、これを写真製版技術とエッチング技
術によって所望の形状に加工し、アルミニウムからなる
導電配線層５を形成する（図１９（ｃ））。
【０００５】以上のように構成された従来の半導体装置
によれば、微細化に伴う平坦化のために導電体薄膜３を
薄くした場合、コンタクトホール６形成時における絶縁
膜４の選択的除去のためのバーエッチングにより、図１
９（ｂ）に示すように、導電体薄膜３の一部がエッチン
グされてしまいやすい。そのため、この部分において下
地の絶縁膜２を貫通してシリコン基板１に至るコンタク
トホール６が形成されてしまう。この場合、導電配線層
５の形成によって、シリコン基板１と導電体薄膜３が電
気的に接続されてしまうという問題があった。
【０００６】上記問題点を改善するための従来の技術と
して、コンタクトホール６近傍の領域の、導電体薄膜３
とシリコン基板１との間に、図２０に示すように、多結
晶シリコン層を選択的に形成し、シリコン基板１の表面
までエッチングが進行する事を防止するものがある（た
とえば特開昭６３−２６８２５８号公報参照）。
【０００７】
【発明が解決しようとする課題】しかしながら、上記公
報に開示された構成では、次のような問題があった。
【０００８】まず、図２０に示す構成を図２１および図
２２に示すような、電極や電気配線あるいは抵抗体など
の形成に用いた場合を考える。図２１および図２２（図
２１のＡ−Ａ線断面図）に示す構造は、シリコン基板１
１上に絶縁膜１２を形成し、その表面に多結晶シリコン
からなる導電体層１８を選択的に堆積させ、さらに、シ
リコン基板１１上全面に多結晶シリコンからなる導電体
薄膜１３を堆積させた後、レジスト膜１９に写真製版お
よびエッチングを施してパターニングすることによって
形成される。この後、エッチングによって導電体薄膜１
３を選択的に除去する際に、図２１のＢ−Ｂ断面におい
ては、図２３（ａ）に示す状態から、導電体薄膜１３と
導電体層１８が選択的に除去されて、図２３（ｂ）に示
す状態となる。ところが、図２１のＣ−Ｃ断面において
は、導電体層１８が存在しないため、エッチングによっ
て選択的に除去する必要があるのは導電体薄膜１３のみ
である。そのため、Ｂ−Ｂ断面において導電体層１８の
エッチングが進行する間に、Ｃ−Ｃ断面では、図２４（
ａ）の状態から、導電体薄膜１３が除去された後もエッ
チングが進行し、図２４（ｂ）に示すように、導電体薄
膜１３の側部のエッチング、すなわちいわゆるサイドエ
ッチングと、絶縁膜１２の表面のエッチングが進行して
しまう。そのために、Ｃ−Ｃ断面での導電体薄膜１３の
パターン形状が細くなってしまうという問題がある。
【０００９】このような問題点の発生を回避するために
、図２５および図２６に示すように、導電体層１８が選
択的に形成された領域をすべて覆うようにレジスト膜１
９をパターニングし、導電体薄膜１３のエッチングを行
なうことが考えられる。この方法により、図２５のＢ−
Ｂ断面においては、図２７（ａ）に示すように、エッチ
ングによって、２点鎖線で示した部分１３ａのみを除去
すればよい。したがって、図２５のＣ−Ｃ断面について
も、同一時間内に、図２７（ｂ）に示すように、２点鎖
線で示す部分１３ａが除去され、導電体薄膜１３からな
る電気配線や抵抗体などのパターンが形成される。
【００１０】しかしながら、この場合には、レジスト膜
１９が必ず導電体層１８の領域上全面を覆うことが不可
欠であり、もし、僅かでもパターンずれが生じると、導
電体薄膜１３のエッチング後に導電体層１８の一部が残
存してしまうことになる。そのため、多少のパターンず
れが生じても、レジスト膜１９が導電体層１８の領域上
全面を覆うようにするためのマージンをとる必要が生じ
、形成される電気配線や抵抗体などの面積が不必要に大
きなものになってしまうという問題があった。
【００１１】また、上記公報の技術では、導電体薄膜３
と単結晶シリコン層８が直接接しているため、導電体薄
膜３を形成するために堆積させた導体膜と単結晶シリコ
ン層８を形成するために堆積させた単結晶シリコン層を
、他の領域において各々個別のデバイス要素として利用
するためには、その間に層間絶縁膜が介在しなければな
らない。言い換えれば、他の領域で個別のデバイス要素
として存在する導電体層を形成する際に、導電体薄膜３
と単結晶シリコン層８を同時に並行して形成することは
困難であるという問題もある。
【００１２】本発明は上記従来の問題点に鑑み、導電体
薄膜の上方に導電配線層を形成し、両者をコンタクトホ
ールを通じて電気的に接続する場合に、下地基板との電
気的な分離を確実に保持するとともに、導電体薄膜の必
要最小限の形状が確実にパターニング可能な、半導体装
置の構造およびその製造方法を提供することを目的とす
る。
【００１３】また本発明は、他の領域において個別のデ
バイス要素として存在する導電体層を形成する工程にお
いて、同時に並行して形成することのできる構造を備え
た半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
本発明の半導体装置は、シリコン基板と、このシリコン
基板の表面に第１の絶縁膜を介在させて形成された導電
体薄膜と、この導電体薄膜の上面を覆う第２の絶縁膜と
、この第２の絶縁膜上に形成された導電配線層とを備え
ている。第２の絶縁膜にはコンタクトホールが設けられ
、このコンタクトホールを通じて、導電体薄膜と導電配
線層とが電気的に接続されている。この半導体装置の特
徴は、少なくともコンタクトホールの直下の、導電体薄
膜とシリコン基板との間に、選択的に絶縁体層、あるい
は周囲を絶縁膜で覆われて電気的に浮遊状態にある導電
体層を形成した点にある。
【００１５】また本発明の半導体装置の製造方法は、ま
ず、シリコン基板上に層間絶縁用の第１の絶縁膜を形成
し、その上の所定の領域に、選択的に導電体層を形成す
る。次に、この導電体層の露出した表面全面を第２の絶
縁膜で覆った後、第１の絶縁膜上および第２の絶縁膜上
に、導電体薄膜を堆積させる。その後、半導体薄膜上に
、層間絶縁用の第３の絶縁膜を堆積させ、導電体層を選
択的に形成した領域上の位置において導電体薄膜の表面
の一部が露出するように、第３の絶縁膜に電位取出し用
のコンタクトホールを開口する。その後さらに、第３の
絶縁膜上およびコンタクトホールの内部を含む領域に導
電配線層を形成し、これを導電体薄膜と電気的に接続さ
せる。
【００１６】なお、上記製造工程において、第１の絶縁
膜上の所定の領域に選択的に導電体層を形成する代わり
に、同じ領域に選択的に第２の絶縁膜を形成し、その第
２の絶縁膜上に導電体薄膜を堆積させる製造方法も、本
発明に含まれる。
【００１７】
【作用】本発明の半導体装置によれば、少なくともコン
タクトホール直下の導電体薄膜とシリコン基板との間に
、選択的に絶縁体層あるいは電気的に浮遊状態にある導
電体層を形成することによって、コンタクトホールを開
口するためのエッチング工程においてたとえ導電体薄膜
が貫通して導電配線層が食い込んだとしても、シリコン
基板までの貫通は防止され、シリコン基板と導電体薄膜
との絶縁が確保される。しかも、従来技術のように貫通
防止のための単結晶シリコン層が導電体薄膜と直接接し
ている場合と異なり、導電体薄膜のパターニングの際に
、導電体薄膜のみを選択的に除去することにより、その
下方に位置する層までエッチングを施さなくても、周辺
の領域において多結晶シリコンが露出することもないた
め、その領域にさらに別の導電配線層を形成することも
可能となる。したがって、導電体薄膜のサイドエッチン
グの発生や、パターンずれを考慮したマージンの拡大の
必要性などもなくなる。
【００１８】また、導電体薄膜とシリコン基板の間に、
電気的に浮遊状態にある導電体層を介在させる構成によ
れば、他の領域において個別のデバイス要素として存在
する２つの導電体層を形成する工程において、並行して
、導電体薄膜およびその直下の浮遊導電体層を形成する
ことも可能となり、製造上の効率化を図ることができる
。
【００１９】
【実施例】以下本発明の実施例を、図面を参照しながら
説明する。
【００２０】図１は、本発明の第１の実施例における半
導体装置の断面構造を示している。この半導体装置は、
１×１０１　５　／ｃｍ３　程度の濃度のｐ型のシリコ
ン基板２１上に、約５００Åの厚さの酸化シリコン膜か
らなる第１の絶縁膜２２が形成され、さらにその上面を
覆って、多結晶シリコンからなる導電体薄膜２３が２０
０〜５００Åの厚さで形成されている。この導電体薄膜
２３の上面には、層間絶縁膜としての第２の絶縁膜２４
が３０００Å程度の厚さで形成され、その上面にはアル
ミニウムなどからなる導電配線層２５がパターニングさ
れている。この導電配線層２５は、第２の絶縁膜２４の
所定位置に設けられたコンタクトホール２６において、
導電体薄膜２３と電気的に接続している。また、コンタ
クトホール２６の直下の領域において、第１の絶縁膜２
２と導電体薄膜２３の間には、絶縁膜２８で覆われるこ
とによって電気的に浮遊状態にある導電体層２７が形成
されている。
【００２１】このような構造を有することにより、導電
体薄膜２３と導電配線層２５との電気的接続が、低い接
触抵抗で行なえるとともに、コンタクトホール２６の形
成時に導電体薄膜２３が貫通したとしても、半導体基板
２１と導電配線層２５などとの分離絶縁が確保される。
【００２２】次に、本発明の第２の実施例の半導体装置
の構造を、図２を参照しながら説明する。本実施例の構
造は、コンタクトホール２６直下の領域の、第１の絶縁
膜２４と導電体薄膜２３との間に、絶縁膜２８で覆われ
た導電体層２７の代わりに、酸化シリコンからなる絶縁
体層２９が選択的に形成されている点以外は、上記第１
の実施例と同様である。
【００２３】本実施例の構造によっても、コンタクトホ
ール２６の形成時において導電体薄膜２３が貫通したと
しても、半導体基板２１と導電配線層２５などとの分離
絶縁が確保される。
【００２４】次に、上記各実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
【００２５】上記第１の実施例の半導体装置は、図３な
いし図８を参照して、次のように製造される。まず、１
×１０１　５　／ｃｍ３　程度のｐ型の半導体基板２１
の主表面上に、熱酸化法により、酸化シリコンからなる
第１の絶縁膜２２を、約５００Åの厚さになるように形
成する。その後、第１の絶縁膜２２表面上全面に、不純
物をドープした多結晶シリコンをＣＶＤ法などにより堆
積して、１０００Å程度以上の厚さの導体膜２７ａを形
成し、その表面に、レジスト膜３０を写真製版によって
パターニングする（図３）。その後、反応性イオンエッ
チングによる異方性エッチングを施すことにより、所定
パターンの導電体層２７が選択的に形成される（図４）
。 次に、少なくとも導電体層２７の露出した表面を覆うよ
うに、熱酸化法などによって、１００Å〜５００Å程度
の絶縁膜２８を形成した後、半導体基板２１上全面に、
不純物をドープした多結晶シリコンからなる導電体薄膜
２３を、ＣＶＤ法によって２００〜５００Åの厚さにな
るように形成する（図５）。
【００２６】次に、導電体薄膜２３上全面に、ＣＶＤ法
によってシリコン酸化膜を堆積し、３０００Å程度の厚
さの第２の絶縁膜２４を形成し、さらにその表面に、コ
ンタクトホール形成のためのレジスト膜３１を写真製版
によってパターニングし、異方性エッチング施す（図６
）。この異方性エッチングにより、導電体層２７の領域
上にコンタクトホールを形成した後、レジスト膜３１を
除去する（図７）。この異方性エッチングにおいては、
エッチングガスとして、たとえば、ＣＨＦ３　とＯ２　
の混合気体が用いられこの場合のシリコン酸化膜と多結
晶シリコン膜の選択比は、５〜８対１程度である。した
がって、導電体薄膜２３が十分厚ければ、第２の絶縁膜
２４をエッチングしてコンタクトホールを形成する際に
、導電体薄膜２３の貫通は生じない。しかしながら、導
電体薄膜２３は、高集積化に伴う平坦化の要請から、２
００〜５００Åと極めて薄いため、選択比の違いにも関
わらず貫通が生じる可能性が高い。その場合にも、コン
タクトホール２６直下の領域に形成された導電体層２３
によってエッチングの進行がくい止められる。
【００２７】次に、第２の絶縁膜２４上にアルミニウム
などからなる導体膜を形成し、これをパターニングして
導電配線層２５を形成する（図８）。この導電配線層２
５は、コンタクトホール２６において電気的に接続され
ており、コンタクトホール２６のエッチングの進行が導
電体層２７でくい止められることにより、導電配線層２
５と半導体基板２１との絶縁が確保されている。
【００２８】次に、図２に示した第２の実施例の半導体
装置の製造方法の一例を、図９ないし図１４を参照しな
がら説明する。第２の実施例の半導体装置は、まずｐ型
の半導体基板２１上に、熱酸化によって絶縁膜２２を形
成した後、さらにその上に、ＣＶＤ法によって１０００
Å程度の厚さの酸化シリコン膜２９ａを堆積し、その表
面にレジスト膜３０をパターニングする（図９）。その
後、異方性エッチングを施すことにより、所定パターン
の絶縁体層２９が選択的に形成される（図１０）。次に
、半導体基板２１上全面に導電体薄膜２３を形成し（図
１１）、その表面に第２の絶縁膜２４を形成した後に、
レジスト膜３１をパターニングし（図１２）、異方性エ
ッチングを施してコンタクトホール２６を設けた後に（
図１３）、導電配線層２５を形成する（図１４）工程は
、上記第１の実施例の半導体装置の図５ないし図８に示
した工程と同様である。本実施例の製造工程においても
、コンタクトホール２６を形成する際の異方性エッチン
グが導電体薄膜２３を貫通して進行したとしても、絶縁
体層２９である程度くい止められ、その結果半導体基板
２１と導電配線層２５との絶縁性が保たれる。
【００２９】上記第２の実施例は、コンタクトホール２
６直下の領域において、導電体薄膜２３と第１の絶縁膜
２２との間に選択的に介在させるものが絶縁膜であるた
め、製造工程が比較的簡単であるが、エッチングの選択
比を考慮すると、第１の実施例のように、電気的に浮遊
状態にある導電体層によった方が、その効果がより顕著
である。また、第１の実施例における導電体層２７は、
他の領域に電界効果トランジスタを備えた半導体装置で
ある場合などにおいて、そのゲート電極と同時に並行し
て形成することが可能である。
【００３０】なお、上記第１の実施例においては、導電
体層２７の材質として多結晶シリコンを用いたが、たと
えばチタンなどの高融点金属などからなる導電体層であ
ってもよい。すなわち、ゲート電極などの他の要素と同
時に形成する場合、その材料に合わせるようにすること
ができる。
【００３１】次に、上記第１の実施例を、ＭＯＳ型電界
効果トランジスタの近傍に薄膜導電配線や薄膜抵抗体を
形成する場合に適用した例について、図１５を参照しな
がら説明する。図１５に示す断面は、半導体基板４１表
面に、ＭＯＳ型電界効果トランジスタ４２と、上記第１
の実施例の構造を適用した導電配線構造５６が隣接して
形成された構造を示している。ＭＯＳ型電界効果トラン
ジスタ４２は、主として、半導体基板４１上にゲート絶
縁膜４３を介在させて形成されたゲート電極４４と、こ
のゲート電極４４の左右両側壁直下近傍から外側にかけ
て形成された、ソース／ドレイン領域４５，４５からな
っている。ゲート電極４４の上面および側面は、絶縁層
４６で覆われ、この絶縁層４６の所定位置にはコンタク
トホール４７，４７が設けられて、アルミニウムなどか
らなる導電配線層４８が、コンタクトホール４７，４７
においてソース／ドレイン領域と接続されている。導電
配線構造５６は、導電体薄膜４９が、その両端のコンタ
クトホール５０，５０において導電配線層５１，５１と
接続する構造を有している。導電体薄膜４９は、その両
端近傍以外においては、半導体基板４１上に絶縁膜５２
を挟んで形成されている。導電体薄膜４９の両端近傍の
、コンタクトホール５０，５０の直下の領域には、外表
面を絶縁膜５２，５３で覆われて電気的に浮遊状態にあ
る導電体層５４，５４が形成されている。この導電体層
５４，５４が、上述した第１の実施例における導電体層
２７に相当し、コンタクトホール５０，５０形成時の異
方性エッチングによる、導電体薄膜の貫通が生じた場合
にも、半導体基板４１と導電体薄膜４９あるいは導電配
線層５１，５１との絶縁を確保している。
【００３２】導電体薄膜４９は、導電配線として用いる
場合の他、所定の抵抗値を有する薄膜抵抗体を構成する
場合もあり得る。また、この構造の場合には、ＭＯＳ型
電界効果トランジスタ４２のゲート絶縁膜４３とゲート
電極４４を形成する工程において、導電配線構造５６の
側の絶縁膜５２と導電体層５４，５４とを並行して形成
することが可能となる。この場合の導電体層５４，５４
の材質は、ゲート電極４４の材質と一致する。すなわち
、ゲート電極４４が、不純物をドープした多結晶シリコ
ンからなる場合には、そのパターニング時に、同時に導
電体層５４，５４もパターニングすることにより、多結
晶シリコンからなる導電体層５４，５４が形成される。 ゲート電極４４と導電体層５４，５４とを、チタンシリ
サイドなどの高融点金属シリサイドで形成することもで
きる。また、ゲート電極５４，５４と導電体薄膜４９と
の間に絶縁膜５３が介在しているため、半導体基板４１
上の他の領域において、導電体層５４，５４と同時にパ
ターニングした導電体層の要素と、導電体薄膜４９と同
時にパターニングした導電体薄膜の要素とを、各々独立
した回路要素として、多層構造で用いることも可能とな
る。なお、導電体層５４，５４をコンタクトホール５０
，５０の直下のみに形成するのは、導電体薄膜４９が抵
抗体を構成する場合に、コンタクトホール５０，５０形
成時の導電体薄膜４９の貫通が生じたとしても、抵抗値
に変動をきたさないためなどの理由による。
【００３３】なお、導電体薄膜４９を薄膜抵抗体として
用いるデバイスとして、たとえば、ＥＥＰＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ　　Ｅｒａｓａｂｌｅ　　ａｎｄ
　　Ｐｒｏｇｒａｍａｂｌｅ　　ＲＯＭ）の発振回路用
抵抗などがあげられる。
【００３４】図１５に示した構造とほぼ同様の構造に、
上述した第２の実施例を適用すると、図１６に示すよう
になる。図１６においては、図１５に示した構造と同一
または相当の要素には、同一番号を付している。
【００３５】図１６に示す構造が図１５に示す構造と異
なるのは、導電体薄膜４９と半導体基板４１表面との間
に、導電体薄膜の全長にわたって絶縁体層５５を介在さ
せている点である。この場合の絶縁体層５５は、図１５
に示す導電体層５４，５４と異なり、ゲート電極４４な
どと同時に形成することができず、単独の工程で形成し
なければならない。しかしながら、コンタクトホール５
０，５０形成時にたとえ導電体薄膜４９の貫通が生じた
としても、絶縁膜５５が導電体薄膜４９の抵抗体として
の特性にほとんど影響を与えるものでないため、導電体
薄膜４９の両端部近傍以外の領域においても均一な厚み
を有していて差し支えない。したがって絶縁体層５５全
体がシリコン酸化膜などからなる均一な絶縁膜でよく、
比較的製造工程が簡単である。また、導電体薄膜４９形
成領域において、段差が生じないため、平坦化処理も容
易である。
【００３６】次に、上記第２の実施例を、ＴＦＴ（Ｔｈ
ｉｎ　　Ｆｉｌｍ　　Ｔｒａｎｓｉｓｔｏｒ）の接続構
造に適用した例を、図１７に基づいて説明する。図１７
に示す構造においては、ｐ型の半導体基板６１表面上に
、１００Å程度の厚さのゲート絶縁膜６２を挟んで、２
０００Å程度の厚さのゲート電極６３が形成され、その
左右両側部の直下近傍から外側にかけて、ｎ型のソース
／ドレイン領域６４，６４が形成されており、これはｎ
チャネルＭＯＳ型電界効果トランジスタを構成する。ゲ
ート電極６３の上面には、１００Å程度の熱酸化膜が形
成され、ゲート電極６３の左右両側部には、２５００Å
〜３０００Åの厚さの酸化シリコンからなる絶縁体層６
６，６６が形成されている。熱酸化膜６５上には、ｎ型
不純物をドープした、２００Å〜５００Åの厚さの多結
晶シリコン膜６７が形成され、絶縁体層６６，６６の上
には、ｐ型不純物をドープした多結晶シリコン膜６８，
６８が形成されている。これらの多結晶シリコン膜６７
，６８，６８は、いわゆるＴＦＴ層６９を構成し、これ
とゲート電極６３とによってｎチャネルＭＯＳ型電界効
果トランジスタが構成される。すなわち、多結晶シリコ
ン膜６７はチャネル領域であり、多結晶シリコン膜６８
，６８がソース／ドレイン領域となっている。ＴＦＴ層
６９上は絶縁膜７０で覆われ、その絶縁膜７０の絶縁体
層６６，６６上の領域には、コンタクトホール７１，７
１が設けられている。このコンタクトホール７１，７１
において、導電配線層７２，７２が多結晶シリコン膜６
８，６８と接続され、ｐチャネルＭＯＳ型電界効果トラ
ンジスタの電極が上部から取出されていることになる。 この構成において、ゲート電極６３を共通にしたｎチャ
ネルＭＯＳ型電界効果トランジスタとｐチャネルＭＯＳ
型電界効果トランジスタは、ＣＭＯＳ構造のＴＦＴイン
バータが構成され、絶縁体層６６，６６は、上述した第
２の実施例における絶縁体層２９に相当している。この
構造において、ＴＦＴの電極を通るためのコンタクトホ
ール７１，７１形成時に多結晶シリコン膜６８，６８が
貫通したとしても、ｎチャネルトランジスタのソース／
ドレイン領域６４，６４と多結晶シリコン膜６８，６８
との絶縁が確保される。
【００３７】図１７に示した構成とほぼ同様の構造に、
上記第１の実施例を適用すると、図１８に示すようにな
る。図１８に示す構造が図１７と相違するのは、コンタ
クトホール７１，７１の直下の領域の、多結晶シリコン
膜６８，６８と半導体基板６１表面との間に、外表面を
絶縁膜６２，７３で覆われた導電体層７４，７４が形成
されている点である。この導電体層７４，７４は、上述
した第１の実施例における導電体層２７に相当する。こ
の場合において、導電体層７４，７４は、ゲート電極６
３の形成と同一の工程において並行して形成することが
可能である。
【００３８】
【発明の効果】以上述べたように本発明によれば、コン
タクトホールの直下の領域の、導電体薄膜とシリコン基
板表面との間に、絶縁体層あるいは電気的に浮遊状態に
ある導電体層を選択的に形成することにより、コンタク
トホール形成時の異方性エッチングによって導電体薄膜
が貫通したとしても、シリコン基板と導電体薄膜との絶
縁が確実に確保される。その結果、絶縁破壊による動作
不良の生じない、信頼性の高い半導体装置が高い歩留り
で製造され、生産性が向上する。
【００３９】また上記構成により、パターンずれを考慮
したマージンを大きくとる必要がなくなり、回路素子の
高集積化の要請にも沿うものである。
【００４０】さらに、電気的に浮遊状態にある導電体層
で絶縁を確保する場合には、同一基板上の他の領域に形
成するゲート電極などと同時に、その導電体層を同一の
材質で並行して形成することができ、従来の製造工程と
ほぼ同じ工程数で、上記構成の製造が可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体装置の構
造を示す断面図である。
【図２】本発明の第２の実施例における半導体装置の構
造を示す断面図である。
【図３】本発明の第１の実施例における半導体装置を形
成するための製造方法の第１工程を示す断面図である。
【図４】同第２工程を示す断面図である。
【図５】同第３工程を示す断面図である。
【図６】同第４工程を示す断面図である。
【図７】同第５工程を示す断面図である。
【図８】同第６工程を示す断面図である。
【図９】本発明の第２の実施例の半導体装置を形成する
ための製造方法の第１工程を示す断面図である。
【図１０】同第２工程を示す断面図である。
【図１１】同第３工程を示す断面図である。
【図１２】同第４工程を示す断面図である。
【図１３】同第５工程を示す断面図である。
【図１４】同第６工程を示す断面図である。
【図１５】本発明の第１の実施例の構造を、ＭＯＳ型電
界効果トランジスタと導電配線構造が隣接して形成され
る場合に適用した構造を示す断面図である。
【図１６】図１５と同様の構造において、本発明の第２
の実施例の構造を適用した場合の例を示す断面図である
。
【図１７】本発明の第２の実施例の構造を、いわゆるＴ
ＦＴ層を含むＣＭＯＳ構造に適用した場合の例を示す断
面図である。
【図１８】図１７と同様の構造に、本発明の第１の実施
例の構造を適用した例を示す断面図である。
【図１９】（ａ），（ｂ）、（ｃ）は、シリコン基板上
に導電体薄膜と絶縁膜を含む多層構造に、コンタクトホ
ールと導電配線層を形成する場合の従来の製造方法を工
程順に示す断面図である。
【図２０】図１９に示した従来の製造工程において生ず
る問題点を解消するための、従来の半導体装置の構造を
示す断面図である。
【図２１】図２０に示した従来の半導体装置の構造を適
用した場合の、第１の問題点を説明するための図である
。
【図２２】図２１におけるＡ−Ａ線断面図である。
【図２３】（ａ）は図２１におけるＢ−Ｂ線断面図、（
ｂ）は同じ断面において異方性エッチングを施した後の
形状を示す断面図である。
【図２４】（ａ）は図２１のＣ−Ｃ断面図、（ｂ）は同
じ断面の異方性エッチングを施した後の形状を示す断面
図である。
【図２５】図２０に示した従来の半導体装置の構造を適
用した場合の、第２の問題点を説明するための図である
。
【図２６】図２５におけるＡ−Ａ線断面図である。
【図２７】（ａ）は、図２５におけるＢ−Ｂ線断面の異
方性エッチングを施した後の形状を示す断面図、（ｂ）
は、図２５におけるＣ−Ｃ断面の異方性エッチングを施
した後の形状を示す断面図である。
【符号の説明】
２１　　シリコン基板 ２２　　第１の絶縁膜 ２３　　導電体薄膜 ２４　　第２の絶縁膜 ２５　　導電配線層 ２６　　コンタクトホール ２７　　導電体層 ２８　　絶縁膜 ２９　　絶縁体層 なお、図中、同一番号を付した部分は、同一または相当
の要素を示す。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　シリコン基板と、このシリコン基板の
    表面に、第１の絶縁膜を介在させて形成された導電体薄
    膜と、この導電体薄膜の上面を覆う第２の絶縁膜と、こ
    の第２の絶縁膜上に形成された導電配線層とを備え、前
    記第２の絶縁膜にはコンタクトホールが設けられ、この
    コンタクトホールを通して、前記導電体薄膜と前記導電
    配線層とが電気的に接続され、少なくとも前記コンタク
    トホールの直下の、前記導電体薄膜と前記シリコン基板
    との間に、選択的に、絶縁体層、あるいは周囲を絶縁膜
    で覆われて電気的に浮遊状態にある導電体層を形成した
    半導体装置。
  2. 【請求項２】　　シリコン基板上に層間絶縁用の第１の
    絶縁膜を形成する工程と、前記第１の絶縁膜上の所定の
    領域に、選択的に導電体層を形成する工程と、前記導電
    体層の露出した表面全面を第２の絶縁膜で覆う工程と、
    前記第１の絶縁膜上および前記第２の絶縁膜上に、導電
    体薄膜を堆積させる工程と、前記導電体薄膜上に、層間
    絶縁用の第３の絶縁膜を堆積させる工程と、この第３の
    絶縁膜の、前記導電体層を選択的に形成した領域上の位
    置に、前記導電体薄膜の表面の一部が露出するように、
    電位取出し用のコンタクトホールを開口する工程と、前
    記第３の絶縁膜上および前記コンタクトホールの内部を
    含む領域に導電体層を形成し、この導電体層を前記導電
    体薄膜と電気的に接続させる工程とを備えた半導体装置
    の製造方法。
  3. 【請求項３】　　シリコン基板上に層間絶縁用の第１の
    絶縁膜を形成する工程と、前記第１の絶縁膜上の所定の
    領域に、選択的に第２の絶縁膜を形成する工程と、前記
    第１の絶縁膜上および前記第２の絶縁膜上に、導電体薄
    膜を堆積させる工程と、前記導電体薄膜上に、層間絶縁
    用の第３の絶縁膜を堆積させる工程と、この第３の絶縁
    膜の、前記第２の絶縁膜を選択的に形成した領域上の位
    置に、前記導電体薄膜の表面の一部が露出するように、
    電位取出し用のコンタクトホールを開口する工程と、前
    記第３の絶縁膜上および前記コンタクトホールの内部を
    含む領域に導電配線層を形成し、この導電配線層を前記
    導電体薄膜と電気的に接続させる工程とを備えた半導体
    装置の製造方法。
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