JPH0637327A

JPH0637327A - 半導体装置の製造方法

Info

Publication number: JPH0637327A
Application number: JP4189382A
Authority: JP
Inventors: Yuuichi Kunori; 勇一九ノ里; Natsuo Ajika; 夏夫味香
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-16
Filing date: 1992-07-16
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】複数の導電層と複数の絶縁層との多層構造
を、同一のマスクを用いて精度よくパターニングする。【構成】半導体基板上に第１絶縁層、第１導電層、第
２絶縁層、第２導電層および第３絶縁層を順に形成す
る。そして、第３絶縁層上に第１マスク層を形成する。
この第１マスク層上に、第１マスク層と材質の異なる第
２マスク層を形成する。そして、第１マスク層および第
２マスク層をマスクとして用いて、第３絶縁層、第２導
電層、第２絶縁層、第１導電層および第１絶縁層を順に
エッチングする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、複数の導電層と複数の絶縁層との積層
構造を同時に精度よくエッチングすることが可能な技術
を含む半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】従来から、複数の絶縁層を介して形成さ
れた導電層の多層構造を有する半導体装置は多数存在す
る。このような導電層の多層構造を備える半導体装置に
おいては、複数の導電層および複数の絶縁層を同時にパ
ターニングすることが好ましい場合がある。以下に、こ
のような導電層の多層構造を有し、その複数の導電層を
同時にパターニングする半導体装置の一例として、電気
的に書込および消去可能な不揮発性半導体記憶装置（以
下、単に「フラッシュメモリ」という）を挙げ、それに
ついて説明する。なお、以下、本明細書において、導電
層とは、導電材料からなる層のことをいい、絶縁層とは
絶縁材料からなる層をいうものとする。

【０００３】図２６は、上記のフラッシュメモリにおけ
るメモリセル形成領域の断面の一部を示す断面図であ
る。図２６を参照して、ｐ型半導体基板１の主表面に
は、間隔を隔ててソース／ドレイン領域２，３が形成さ
れている。このソース／ドレイン領域２，３によって規
定されるチャネル領域上には、ゲート絶縁膜４が形成さ
れている。このゲート絶縁膜４上にはフローティングゲ
ート電極５が形成されており、このフローティングゲー
ト電極５上にはＯＮＯ膜６が形成されている。このＯＮ
Ｏ膜６上には、コントロールゲート電極７が形成されて
いる。

【０００４】以上のようにコントロールゲート電極７、
フローティングゲート電極５、ＯＮＯ膜６およびソース
／ドレイン領域２，３によって、メモリトランジスタ１
２が構成されている。そして、コントロールゲート電極
７上およびメモリトランジスタ１２の側壁部には、シリ
コン酸化膜８が形成されている。このシリコン酸化膜８
を覆うようにスムースコート膜９が形成されている。こ
のスムースコート膜９における、ドレイン領域３上に位
置する領域には、コンタクトホール１０が設けられてい
る。そして、このコンタクトホール１０内表面およびス
ムースコート膜９上には、ビット線となるアルミニウム
配線層１１が形成されている。

【０００５】以上のような構造を有するフラッシュメモ
リにおいて、フローティングゲート電極５、ＯＮＯ膜
６、コントロールゲート電極７およびゲート絶縁膜４を
パターニングする際には、フローティングゲート電極５
とコントロールゲート電極７との容量カップリング比を
考慮する必要があった。すなわち、所望の容量カップリ
ング比を得るためには、フローティングゲート電極５と
コントロールゲート電極７とを同時に同一のマスクを用
いてパターニングする必要があった。

【０００６】

【発明が解決しようとする課題】以上のように、複数の
導電層（フローティングゲート電極５，コントロールゲ
ート電極７）を同時にエッチングする際には、図２７に
示されるように、シリコン酸化膜８ａ上に、膜厚ｔ（１
５０００Å程度）のレジストパターン１３を形成する。
このとき、このレジストパターン１３をマスクとして、
その下に形成された複数の導電層および絶縁層をエッチ
ングするため、このレジストパターン１３の膜厚は上記
のように厚く形成されている。

【０００７】このように、レジストパターン１３の膜厚
を厚く形成すると、図２７に示されるように、このレジ
ストパターン１３の上部表面における端部形状が丸みを
帯びるようになる。すなわち、レジストパターン１３の
端部において、膜厚がかせげなくなる。そのため、図２
８に示されるように、レジストパターン１３をマスクと
して上記のような多数の層をエッチングした場合には、
このレジストパターン１３が膜減りし、被エッチング材
の上層部の両端部がオーバエッチングされるといった事
態が生じ得る。この場合であれば、レジストパターン１
３が膜減りすることによって、シリコン酸化膜８ａの両
端部近傍がオーバエッチングされている。それにより、
シリコン酸化膜８ａ下に位置するコントロールゲート電
極７の両端部近傍（領域Ｃ）が露出している。

【０００８】このように、コントロールゲート電極７の
両端部が露出することによって、後の工程でこのコント
ロールゲート電極７上に形成される導電層（この場合で
あれば、ビット線１１）とショートする可能性が大きく
なるといった問題点が生じる。しかし、レジスト１３を
積層し膜厚を大きくすることによって、上記のような膜
減りの問題点は解消されるように見える。しかし、レジ
スト１３の膜厚を大きくした場合には、レジスト１３の
パターニングの精度が低下する。したがって、レジスト
１３の膜厚はあまり厚くすることは好ましくないといえ
る。その結果、上記のようなオーバエッチングの問題
は、避け難いものとなる。

【０００９】この発明は、以上のような問題点を解決す
るためになされたものであり、複数の導電層を同一のマ
スクを用いて同時にパターニングする際に、被エッチン
グ材がオーバエッチングされるのを効果的に阻止するこ
とによって、信頼性の高い半導体装置を得ることが可能
な半導体装置の製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】この発明に基づく半導体
装置の製造方法によれば、一つの局面では、まず、半導
体基板上に第１絶縁層、第１導電層、第２絶縁層、第２
導電層および第３絶縁層を順に形成する。そして、この
第３絶縁層上に第１マスク層を形成し、この第１マスク
層上に、第１マスク層と材質の異なる第２マスク層を形
成する。そして、この第１マスク層および第２マスク層
をマスクとして用いて、第３絶縁層、第２導電層、第２
絶縁層、第１導電層および第１絶縁層を順にエッチング
する。また、他の局面では、半導体基板上に複数の導電
層と複数の絶縁層からなる複合層を形成し、この複合層
上に第１マスク層を形成する。そしてこの第１マスク層
上に第１マスク層と材質の異なる第２マスク層を形成
し、第１マスク層および第２マスク層をマスクとして用
いて上記の複合層をエッチングする。

【００１１】

【作用】この発明に基づく半導体装置の製造方法によれ
ば、材質の異なる第１および第２マスク層をマスクとし
て用いて、複数の導電層および複数の絶縁層をエッチン
グする。このとき、第２マスク層下には第１マスク層が
形成されている。それにより、上層である第２マスク層
がエッチングによって膜減りした場合にも、第１マスク
層をマスクとして用いて被エッチング材の残りの層をエ
ッチングすることが可能となる。

【００１２】すなわち、上層の第２マスク層の膜減り量
を考慮して予めその膜厚を選定し、この第２マスク層を
用いて被エッチング材の所望の部分をエッチングする。
そして、この第２マスク層が膜減りし第１マスク層の一
部が露出した場合は、この第１マスク層を用いて、被エ
ッチング材の残りの部分をエッチングする。このとき、
上記の第１のマスク層の材質としては、被エッチング材
の下層の部分に対してエッチング選択比の大きい材質が
選定されることが好ましい。それにより、被エッチング
材、この場合であれば、第３絶縁層など被エッチング材
の最上層がオーバエッチングされることを効果的に阻止
することが可能になる。

【００１３】

【実施例】以下、この発明に基づく半導体装置の製造方
法を、フラッシュメモリに適用した場合について図１〜
図２５を用いて説明する。

【００１４】図１は、この発明が適用されたフラッシュ
メモリのメモリセル形成領域を示す平面図である。図１
を参照して、メモリセル形成領域においては、行方向に
延びる主ビット線１３３が、列方向に複数形成されてい
る。この主ビット線１３３下には、副ビット線（図示せ
ず）が形成されている。コントロールゲート電極１２０
は、列方向に延在し、行方向に複数設けられている。こ
のコントロールゲート電極１２０下にはフローティング
ゲート電極（図示せず）が形成されている。このフロー
ティングゲート電極およびコントロールゲート電極１２
０と平行に選択ゲート電極１３４が配置されている。こ
の選択ゲート電極１３４によって選択ゲートトランジス
タが形成される。

【００１５】そして、この選択ゲートトランジスタによ
って、メモリセル形成領域が、複数の区画に分割される
ことになる。主ビット線１３３上には、絶縁膜を介して
アルミニウム配線１３８ａ，１３８ｂ，１３８ｃ，１３
８ｄ，１３８ｅ，１３８ｆ，１３８ｇが形成されてい
る。これらのアルミニウム配線１３８ａ〜１３８ｇは、
アルミニウム電極１３７ａ〜１３７ｄを介して、その下
層に設けられている配線層１４１に接続されている。

【００１６】以上のような平面構成を有するメモリセル
形成領域の構造について、図２を用いてより詳しく説明
する。図２は、図１におけるＡ−Ａ線に沿って見た部分
断面図である。

【００１７】図２を参照して、ｐ型半導体基板１０１内
には、ｎウェル１０７が形成されており、このｎウェル
１０７内には、ｐウェル１１０が形成されている。そし
て、ｐ型半導体基板１０１の主表面におけるｐウェル１
１０内には、ソース／ドレイン領域となるｎ型不純物領
域１２３，１２４が形成されている。これらのｎ型不純
物領域１２３，１２４によって規定されるチャネル領域
上には、ゲート絶縁膜を介してフローティングゲート電
極１１９が形成されている。そして、所定のｎ型不純物
領域１２３，１２４に規定されるチャネル領域上には、
選択ゲート電極１３４が形成されている。

【００１８】フローティングゲート電極１１９上には、
ＯＮＯ膜などを介してコントロールゲート電極１２０が
形成されている。このとき、このコントロールゲート電
極１２０の形成と同時に、選択ゲート電極１３４上に
も、絶縁膜を介して導電層１３４ａが形成されている。
この導電層１３４ａおよび選択ゲート電極１３４を、選
択ゲートトランジスタ１６０，１５９が備えることとな
る。また、メモリトランジスタ１５０〜１５７，１６
１，１６２は、上記のコントロールゲート電極１２０お
よびフローティングゲート電極１１９を備えている。一
方、ｐ型半導体基板１０１の主表面には、フィールド酸
化膜１０６が形成されており、上記のメモリトランジス
タ１５０〜１５７，１６１，１６２の形成と同時に、ダ
ミートランジスタ１５８が形成されている。

【００１９】上記の選択ゲートトランジスタ１５９，１
６０、メモリトランジスタ１５０〜１５７，１６１，１
６２、ダミートランジスタ１５８を覆うように、絶縁膜
１４７が形成されている。そして、これらのトランジス
タ上には、所定のｎ型不純物領域１２４と電気的に接続
される副ビット線１２７ａ，１２７ｂが形成されてい
る。この副ビット線１２７ａ，１２７ｂによって、所望
の個数のメモリトランジスタが相互に電気的に接続され
ることになる。この副ビット線１２７ａ，１２７ｂ上に
は、層間絶縁膜１４５が形成されており、この層間絶縁
膜１４５上には、主ビット線１３３が形成されている。
この主ビット線１３３は、選択ゲートトランジスタ１６
０，１５９に挟まれたｎ型不純物領域１２３に、接続導
電層１４８を介して電気的に接続されている。この主ビ
ット線１３３上には、層間絶縁膜１４６が形成されてお
り、この層間絶縁膜１４６上にアルミニウム配線層１３
８が形成されることになる。

【００２０】次に、上記の構造を有するフラッシュメモ
リの製造方法について、図３〜図２５を用いて説明す
る。図３〜図１２は、上記の構造を有するフラッシュメ
モリの製造工程における第１工程〜第１０工程を示す断
面図である。図１３および図１４は、上記の製造工程に
おける第１０工程を説明するための説明図である。図１
５は、上記の構造を有するフラッシュメモリの製造工程
における第１１工程を示す断面図である。図１６および
図１７は、上記の第１１工程を説明するための説明図で
ある。図１８〜図２５は、上記のフラッシュメモリの製
造工程における第１２工程〜第１９工程を示す断面図で
ある。

【００２１】まず図３を参照して、ｐ型半導体基板１０
１主表面に、３００Å程度の膜厚を有する下敷酸化膜１
０２を形成する。そして、この下敷酸化膜１０２上に、
ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓ
ｉｔｉｏｎ）法を用いて、５００Å程度の膜厚を有する
多結晶シリコン膜１０３を形成する。この多結晶シリコ
ン膜１０３上に、ＣＶＤ法などを用いて、１０００Å程
度の膜厚を有するシリコン窒化膜１０４を形成する。そ
して、このシリコン窒化膜１０４上に、素子分離領域を
露出するようにレジスト１０５を形成する。このレジス
ト１０５をマスクとして異方性エッチングを行なうこと
によって、素子分離領域上におけるシリコン窒化膜１０
４および多結晶シリコン膜１０３をエッチングする。そ
の後、レジスト１０５を除去する。

【００２２】そして、上記のシリコン窒化膜１０４をマ
スクとして用いて、選択酸化を行なうことによって、図
４に示されるように、フィールド酸化膜１０６を形成す
る。そして、上記の多結晶シリコン膜１０３およびシリ
コン窒化膜１０４を除去する。

【００２３】次に、図５に示されるように、メモリトラ
ンジスタ形成領域および周辺回路形成領域の一部に、リ
ン（Ｐ）をイオン注入する。そして、１０００℃の温度
で１時間の不純物ドライブを行なうことによって、ｎウ
ェル１０７を形成する。その後、図６に示されるよう
に、メモリトランジスタ形成領域を覆うようにレジスト
１０９を形成し、このレジスト１０９をマスクとして用
いて、リン（Ｐ）をイオン注入する。それにより、周辺
回路形成領域の一部に、ｎウェル１０８が形成される。

【００２４】次に、図７を参照して、メモリトランジス
タ形成領域に、ボロン（Ｂ）をイオン注入する。それに
より、ｐウェル１１０が形成される。その後、各トラン
ジスタのしきい値電圧制御のための不純物注入を行な
う。

【００２５】次に、図８に示されるように、ｐ型半導体
基板１０１表面上に、熱酸化処理を施すことによって１
５０Å程度の膜厚を有するゲート絶縁膜１１１を形成す
る。そして、このゲート絶縁膜１１１上における選択ゲ
ートトランジスタ（後述）形成領域を覆うようにレジス
ト１１２を形成する。このレジスト１１２をマスクとし
て用いて、エッチングを行なうことによって上記のゲー
ト絶縁膜１１１の選択ゲートトランジスタ形成領域以外
の部分を除去する。

【００２６】次に、上記のレジスト１１２を除去した
後、再び熱酸化処理を施すことによって、ｐ型半導体基
板１０１上全面に１００Å程度の膜厚を有するゲート絶
縁膜１１３を形成する。それにより、選択ゲートトラン
ジスタ形成領域には、約２００Å程度の膜厚を有するゲ
ート絶縁膜１１１，１１３が形成されることになる。そ
して、このゲート絶縁膜１１１，１１３上に、ＣＶＤ法
などを用いて、１２００Å程度の膜厚を有する第１の多
結晶シリコン膜１１４を形成する。そして、この第１の
多結晶シリコン膜１１４上に、所定形状にパターニング
されたレジスト１１２ａを堆積し、このレジスト１１２
ａをマスクとして用いて、上記の第１の多結晶シリコン
膜１１４を所定形状にパターニングする。

【００２７】次に、図１０を参照して、上記の第１の多
結晶シリコン膜１１４上に、ＣＶＤ法などを用いて１０
０Å程度の膜厚を有する高温酸化膜を形成する。この高
温酸化膜上に、ＣＶＤ法などを用いて、１００Å程度の
膜厚を有するシリコン窒化膜を形成し、さらにこのシリ
コン窒化膜上に、ＣＶＤ法などを用いて、１５０Å程度
の膜厚を有する高温酸化膜を形成する。それにより、図
１０に示されるＯＮＯ膜１１５が形成される。

【００２８】次に、図１１を参照して、上記のＯＮＯ膜
１１５上に、ＣＶＤ法を用いて、不純物が導入された多
結晶シリコン膜を１２００Å程度の厚みに形成する。そ
して、この多結晶シリコン膜上に、スパッタリング法な
どを用いて、タングステンシリサイド（ＷＳｉ）層を１
２００Å程度の厚みに形成する。これらにより、コント
ロールゲート電極となる導電層１１６が形成される。こ
の導電層１１６上に、ＣＶＤ法などを用いて、２０００
Å程度の膜厚を有する高温酸化膜１１７を形成する。そ
して、この高温酸化膜１１７上に、ＣＶＤ法などを用い
て、２００Å程度の膜厚を有する多結晶シリコン膜１１
８を形成する。そして、この多結晶シリコン膜１１８上
に、メモリトランジスタ形成領域および周辺部のトラン
ジスタを形成する領域を覆うようにレジスト１２１を形
成する。このレジスト１２１をマスクとしてエッチング
を行なうことによって、周辺回路で用いるトランジスタ
の電極を形成する。

【００２９】次に、図１２を参照して、上記の多結晶シ
リコン膜１１８上に、図１２において横方向（ビット線
方向）に断続的にレジスト１２１ａを形成する。そし
て、このレジスト１２１ａをマスクとして用いて、多結
晶シリコン膜１１８、高温酸化膜１１７、導電膜１１
６、ＯＮＯ膜１１５、第１の多結晶シリコン膜１１４を
順にエッチングする。それにより、フローティングゲー
ト電極１１９およびコントロールゲート電極１２０が形
成される。

【００３０】上記のように、複数の導電層および複数の
絶縁層を同一のマスクを用いてエッチングする際に、本
発明は適用されることになる。図１３は、図１２におけ
る、１つのメモリトランジスタとなる部分を部分的に拡
大した断面図である。図１３を参照して、高温酸化膜１
１７上には、その膜厚がｔ２である多結晶シリコン膜１
１８が形成されている。この多結晶シリコン膜１１８の
膜厚ｔ２は、この場合であれば、上述したように、約２
００Å程度である。そして、この多結晶シリコン膜１１
８上には、膜厚ｔ１であるレジスト１２１ａが形成され
ている。この場合、このレジスト１２１ａの膜厚ｔ１
は、多結晶シリコン膜１１８、高温酸化膜１１７、導電
膜１１６、ＯＮＯ膜１１５、第１の多結晶シリコン膜１
１４をエッチングする間マスクとして利用できれば良い
ため、約５０００Å程度以上であればよい。

【００３１】このレジスト１２１ａと多結晶シリコン膜
１１８とが、この場合のエッチングのためのマスクとし
て機能することとなる。このような２層構造を有するマ
スクを用いることによって、上記のような導電層と絶縁
層との多層構造をエッチングした場合、図１４に示され
るように、この場合であれば、上層部にあるレジスト１
２１ａがまず最初にエッチングマスクとして機能するた
め、レジスト１２１ａが膜減りする。

【００３２】以上のように、高温酸化膜１１７、コント
ロールゲート電極１２０、ＯＮＯ膜１１５およびフロー
ティングゲート電極１１９をエッチングした後、さら
に、図１５（ａ）に示されるように、メモリトランジス
タのソース領域となる部分のみを露出するようにレジス
トパターン１２１ｂを形成する。そして、このレジスト
パターン１２１ａ，１２１ｂをマスクとして用いて、ゲ
ート絶縁膜１１３およびソース領域に形成されているフ
ィールド酸化膜１０６の一部をエッチング除去する。な
お、図１５（ｂ）は、図１５（ａ）の部分平面図であ
る。

【００３３】図１５（ａ）に示されるように、レジスト
１２１ｂを形成しても、レジスト１２１ａの一方のエッ
ジ部においては、上記のエッチングによってレジスト１
２１ａが膜減りしたままの状態である。したがって、実
質的には、この膜減りしたままの状態のレジスト１２１
ａをマスクとして、さらにゲート絶縁膜１１３およびフ
ィールド酸化膜１０６がエッチングされることになる。
そして、最悪の場合、このレジスト１２１ａ下における
多結晶シリコン膜１１８が露出することとなる。しか
し、このように、多結晶シリコン膜１１８が存在するこ
とによって、この多結晶シリコン膜１１８下に位置する
高温酸化膜１１７がエッチングされることを防止するこ
とが可能となる。さらに、本実施例においては、多結晶
シリコン膜１１８が存在するため、この多結晶シリコン
膜１１８をマスクとして用いてゲート絶縁膜１１３およ
びフィールド酸化膜１０６をエッチングすることが可能
となる。

【００３４】このとき、多結晶シリコン膜１１８は、予
めゲート絶縁膜１１３およびフィールド酸化膜１０６を
エッチングするためのマスクとして機能し得るように、
その膜厚が選択されている。この場合であれば、フィー
ルド酸化膜１０６の膜厚が約５０００Åであり、このフ
ィールド酸化膜に対する多結晶シリコン膜のエッチング
選択比が約３０であるため、多結晶シリコン膜１１８の
膜厚は、上記のように約２００Å程度に選定されてい
る。つまり、被エッチング材の膜厚、マスク（この場合
であれば多結晶シリコン膜）の材質と被エッチング材の
材質との選択比によって、マスクの膜厚が選定される。
したがって、この多結晶シリコン膜１１８をマスクとし
て用いて、フィールド酸化膜１０６およびゲート絶縁膜
１１３をエッチングすることが可能となる。

【００３５】図１６は、多結晶シリコン膜１１８をマス
クとして用いて、ゲート絶縁膜１１３およびフィールド
酸化膜（図示せず）をエッチングしている様子を示す断
面図である。このように、多結晶シリコン膜１１８をマ
スクとしてフィールド酸化膜１０６およびゲート絶縁膜
１１３をエッチングすることができるので、高温酸化膜
１１７がエッチングされるといった状況を回避すること
が可能となる。それにより、コントロールゲート電極１
２０とその上層に形成される配線層（この場合であれば
副ビット線１２７ａ）とがショートするといった問題点
を効果的に回避することが可能となる。上記のように、
フィールド酸化膜１０６をエッチングした後は、図１７
に示されるように、レジスト１２１ａおよび多結晶シリ
コン膜１１８を除去する。

【００３６】以上のように、材質の異なる２層のマス
ク、この場合であれば、レジスト１２１ａおよび多結晶
シリコン膜１１８を備えることによって、導電層と絶縁
層との多層構造を同時に同一のマスクで精度良くエッチ
ングすることが可能となる。すなわち、上記のように、
２層構造のマスクとした場合には、上層のマスクが、被
エッチング材における上層部分をエッチングするために
用いられ、下層のマスクが被エッチング材の下層部をエ
ッチングするために用いられている。そして、下層のマ
スク材質および膜厚を、被エッチング材の下層部分の材
質あるいはその膜厚に応じて選定している。

【００３７】そのため、この下層のマスク層は、被エッ
チング材における下層部分の膜に対してエッチング選択
非の大きいものが選定されている。それにより、マスク
層のトータルの膜厚を小さくすることが可能となる。そ
の結果、マスク層のパターニングの精度を向上させるこ
とも可能となる。すなわち、半導体装置の微細化にも適
用できるマスク層となり得る。また、上記の実施例の場
合であれば、下層のマスク層として機能する多結晶シリ
コン膜１１８は、反射防止膜としても機能するため、さ
らに、レジスト１２１ａのパターニングの精度を向上さ
せることが可能となる。

【００３８】なお、上記の実施例においては、２層構造
のマスクについて説明した。しかし、マスク層として
は、３層以上のものとしてもよい。また、上記の実施例
においては、反射防止膜かつエッチングストッパ膜とし
て機能し得るように多結晶シリコン膜１１８を用いた
が、上記の下層マスク層としては、シリコン窒化膜、チ
タン膜、チタン窒化膜などを用いてもよい。

【００３９】以上のように、メモリトランジスタにおけ
るフローティングゲート電極１１９およびコントロール
ゲート電極１２０を形成した後、図１８に示されるよう
に、選択ゲートトランジスタ以外のメモリトランジスタ
を覆うようにレジスト１２１ｃを形成する。そして、こ
のレジスト１２１ｃをマスクとして用いて、リン（Ｐ）
などをイオン注入することによって、選択ゲートトラン
ジスタのソース／ドレイン領域となるｎ型不純物領域１
２３，１２４を形成する。その後、レジスト１２１ｃを
除去する。

【００４０】次に、図１９を参照して、選択ゲートトラ
ンジスタを覆い、メモリトランジスタを露出させるよう
にレジスト１２１ｄを形成する。そして、この１２１ｄ
をマスクとして用いて、ひ素（Ａｓ）をイオン注入す
る。それにより、メモリトランジスタのソース／ドレイ
ン領域およびソース線が形成される。その後、メモリト
ランジスタ形成領域に、ＣＶＤ法を用いて、高温酸化膜
を形成する。そして、この高温酸化膜を異方性エッチン
グすることによって、図２０に示されるように、選択ゲ
ートトランジスタの側壁、ダミートランジスタ１５８の
側壁あるいはメモリトランジスタの側壁にサイドウォー
ル１２５を形成する。そして、このサイドウォール１２
５をマスクとして用いて、ひ素（Ａｓ）などをイオン注
入する。それにより、周辺トランジスタのソース／ドレ
イン領域およびメモリトランジスタのソース／ドレイン
領域となるｎ型不純物領域１２３，１２４が形成され
る。

【００４１】次に、図２１を参照して、メモリトランジ
スタ形成領域に、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ
ＯｒｔｈｏＳｉｌｉｃａｔｅ）膜などからなるシリコ
ン酸化膜１２６を堆積する。そして、図２２に示される
ように、このシリコン酸化膜１２６を異方性エッチング
することによって、上記の各トランジスタの側壁にサイ
ドウォール１２５ａが形成されることになる。

【００４２】次に、図２３を参照して、ＣＶＤ法などを
用いて、２０００Å程度の膜厚を有する多結晶シリコン
層を形成し、この多結晶シリコン層に不純物を導入する
ことによって導電性を持たせる。そして、この多結晶シ
リコン層上に所定形状のレジスト１２８を塗布し、この
レジスト１２８をマスクとして上記の多結晶シリコン層
をパターニングすることによって、副ビット線１２７が
形成される。

【００４３】次に、図２４を参照して、上記のレジスト
１２８を除去した後、副ビット線１２７上に、ＣＶＤ法
などを用いてＴＥＯＳ膜などからなるシリコン酸化膜１
２９を形成する。そして、このシリコン酸化膜１２９上
に、ＣＶＤ法などを用いて、シリコン窒化膜１３０を形
成する。このシリコン窒化膜１３０上に、さらにＣＶＤ
法などを用いて、１００００Å程度の膜厚を有するＢＰ
ＴＥＯＳ膜などからなるシリコン酸化膜１３１を形成す
る。その後、８５０℃程度の温度で熱処理を施すことに
よってリフローを行ない、ＨＦ等によってＢＰＴＥＯＳ
膜を５０００Å程度エッチバックする。そして、このシ
リコン酸化膜１３１上に、所定形状のレジスト１３２を
堆積し、このレジスト１３２をマスクとして用いて、シ
リコン酸化膜１２９，１３１およびシリコン窒化膜１３
０をエッチングする。それにより、副ビット線１２７と
後の工程で形成される主ビット線１３３との接続のため
のコンタクトホール１３３ａが形成されることになる。

【００４４】次に、図２５を参照して、上記のコンタク
トホール１３３ａ内に、ＣＶＤ法およびエッチバック法
を用いて、タングステンプラグ１３３ｂを形成する。そ
して、このタングステンプラグ１３３ｂ上およびシリコ
ン酸化膜１３１上に、スパッタリング法などを用いて、
アルミニウム合金層を形成する。このアルミニウム合金
層上に所定形状のレジスト１３２ａを堆積し、このレジ
スト１３２ａをマスクとしてアルミニウム合金層をパタ
ーニングすることによって主ビット線１３３が形成され
る。その後、レジスト１３２ａを除去し、この主ビット
線上に層間絶縁膜を形成する。そして、スルーホール形
成工程を経て、この層間絶縁膜上にさらにアルミニウム
配線層を形成する。それにより、図２に示されるフラッ
シュメモリが形成されることになる。

【００４５】なお、上記の実施例においては、本発明を
フラッシュメモリに適用した場合について説明した。し
かし、フラッシュメモリ以外の半導体装置であっても、
複数の導電層と複数の絶縁層との多層構造を有する半導
体装置であれば、本発明は適用できると考えられる。

【００４６】

【発明の効果】以上のように、この発明によれば、材質
の異なる多層構造のマスクを用いることによって、複数
の導電層と複数の絶縁層との多層構造を、同一のマスク
を用いて同時に精度良くエッチングすることが可能とな
る。このとき、マスクを多層構造とすることによって、
マスクにおける上層の第２マスク層が膜減りした場合に
も、その下層の第１マスク層がマスクとして効果的に機
能する。それにより、被エッチング材の上層部分におけ
る第３の絶縁層がオーバエッチングされることを効果的
に阻止することが可能となる。それにより、第２導電層
とその上層に形成される配線層とがショートするといっ
た現象を回避できる。その結果、半導体装置の信頼性を
向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明を適用した一実施例におけるフラッシュ
メモリの平面図である。

【図２】図１におけるＡ−Ａ線に沿って見た断面の一部
を示す断面図である。

【図３】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程における第１工程を示す断面図であ
る。

【図４】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程における第２工程を示す断面図であ
る。

【図５】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程における第３工程を示す断面図であ
る。

【図６】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程における第４工程を示す断面図であ
る。

【図７】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程における第５工程を示す断面図であ
る。

【図８】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程における第６工程を示す断面図であ
る。

【図９】この発明に基づく一実施例におけるフラッシュ
メモリの製造工程における第７工程を示す断面図であ
る。

【図１０】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程における第８工程を示す断面図であ
る。

【図１１】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程における第９工程を示す断面図であ
る。

【図１２】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程における第１０工程を示す断面図で
ある。

【図１３】図１２において１つのメモリトランジスタと
なる部分を拡大した断面図である。

【図１４】本発明に基づくマスク層を用いてエッチング
することによって、マスク層の上層部が膜減りしている
様子を説明するための説明図である。

【図１５】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程の第１１工程を示す断面図（ａ）、
この状態におけるフラッシュメモリの平面における一部
を示す平面図（ｂ）である。

【図１６】図１５に示されるエッチング工程が行なわれ
ている様子を説明するための説明図である。

【図１７】図１５に示されるエッチング工程が終了した
後、マスク層を除去した状態を示す断面図である。

【図１８】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程における第１２工程を示す断面図で
ある。

【図１９】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程における第１３工程を示す断面図で
ある。

【図２０】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程における第１４工程を示す断面図で
ある。

【図２１】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程における第１５工程を示す断面図で
ある。

【図２２】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程における第１６工程を示す断面図で
ある。

【図２３】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程における第１７工程を示す断面図で
ある。

【図２４】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程における第１８工程を示す断面図で
ある。

【図２５】この発明に基づく一実施例におけるフラッシ
ュメモリの製造工程における第１９工程を示す断面図で
ある。

【図２６】従来例の一例として挙げたフラッシュメモリ
におけるメモリセル形成領域の断面の一部を示す断面図
である。

【図２７】複数の導電層と複数の絶縁層とを同一のマス
クを用いて同時にエッチングする場合の従来の方法を示
す説明図である。

【図２８】従来の方法を用いて、複数の導電層と複数の
絶縁層とを同一のマスクを用いて同時にエッチングした
様子を示す説明図である。

【符号の説明】

１，１０１ｐ型半導体基板４，１１１，１１３ゲート絶縁膜５，１１９フローティングゲート電極６，１１５ＯＮＯ膜７，１２０コントロールゲート電極８，８ａ，１２６，１２９，１３１シリコン酸化膜１０３，１１４，１１８多結晶シリコン膜１０５，１０９，１１２，１１２ａ，１２１，１２１
ａ，１２１ｂ，１２１ｃ，１２１ｄ，１２８，１３２，
１３２ａ，１３レジスト

Claims

【特許請求の範囲】

【請求項１】半導体基板上に第１絶縁層、第１導電
層、第２絶縁層、第２導電層および第３絶縁層を順に形
成する工程と、前記第３絶縁層上に第１マスク層を形成する工程と、前記第１マスク層上に前記第１マスク層と材質の異なる
第２マスク層を形成する工程と、前記第１マスク層および第２マスク層をマスクとして用
いて、前記第３絶縁層、前記第２導電層、前記第２絶縁
層、前記第１導電層および前記第１絶縁層を順にエッチ
ングする工程と、を備えた半導体装置の製造方法。
【請求項２】半導体基板上に複数の導電層と複数の絶
縁層との複合層を形成する工程と、前記複合層上に第１マスク層を形成する工程と、前記第１マスク層上に前記第１マスク層と材質の異なる
第２マスク層を形成する工程と、前記第１マスク層および前記第２マスク層をマスクとし
て用いて、前記複合層をエッチングする工程と、を備えた半導体装置の製造方法。