JPH07183411A - 積層ゲート型不揮発性半導体記憶装置 - Google Patents
積層ゲート型不揮発性半導体記憶装置Info
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- JPH07183411A JPH07183411A JP6032818A JP3281894A JPH07183411A JP H07183411 A JPH07183411 A JP H07183411A JP 6032818 A JP6032818 A JP 6032818A JP 3281894 A JP3281894 A JP 3281894A JP H07183411 A JPH07183411 A JP H07183411A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 段差を小さくして、信頼性を高めると共に高
集積化を可能にし、製造工程を簡略にして、製造コスト
を低くし、メモリセル面積を縮小して、更なる高集積化
を可能にする。 【構成】 記憶トランジスタ１３における浮遊ゲート電
極及び制御ゲート電極が、周辺回路トランジスタ１９に
おける制御ゲート電極を構成している多結晶Ｓｉ膜２４
及びＷＳｉx 膜３１と夫々同一層の導電膜から成ってい
る。このため、多結晶Ｓｉ膜２４及びＷＳｉx 膜３１で
制御ゲート電極等が形成されている構造に比べて、記憶
トランジスタ１３の段差が小さくて平坦化が容易であ
り、製造工程も簡略である。
集積化を可能にし、製造工程を簡略にして、製造コスト
を低くし、メモリセル面積を縮小して、更なる高集積化
を可能にする。 【構成】 記憶トランジスタ１３における浮遊ゲート電
極及び制御ゲート電極が、周辺回路トランジスタ１９に
おける制御ゲート電極を構成している多結晶Ｓｉ膜２４
及びＷＳｉx 膜３１と夫々同一層の導電膜から成ってい
る。このため、多結晶Ｓｉ膜２４及びＷＳｉx 膜３１で
制御ゲート電極等が形成されている構造に比べて、記憶
トランジスタ１３の段差が小さくて平坦化が容易であ
り、製造工程も簡略である。
Description
【０００１】
【産業上の利用分野】本願の発明は、浮遊ゲート電極を
有している第１の絶縁ゲート電界効果トランジスタと浮
遊ゲート電極を有していない第２の絶縁ゲート電界効果
トランジスタとを有する積層ゲート型不揮発性半導体記
憶装置に関するものである。
有している第１の絶縁ゲート電界効果トランジスタと浮
遊ゲート電極を有していない第２の絶縁ゲート電界効果
トランジスタとを有する積層ゲート型不揮発性半導体記
憶装置に関するものである。
【０００２】
【従来の技術】図４は、ＮＯＲ型のＥＰＲＯＭやフラッ
シュＥＥＰＲＯＭ等のメモリ部１１を示している。これ
らのＮＯＲ型不揮発性半導体記憶装置では、半導体基板
の表面にフィールド絶縁膜１２が選択的に設けられて素
子分離領域が区画されており、フィールド絶縁膜１２に
囲まれている素子活性領域の表面にゲート絶縁膜（図示
せず）が設けられている。
シュＥＥＰＲＯＭ等のメモリ部１１を示している。これ
らのＮＯＲ型不揮発性半導体記憶装置では、半導体基板
の表面にフィールド絶縁膜１２が選択的に設けられて素
子分離領域が区画されており、フィールド絶縁膜１２に
囲まれている素子活性領域の表面にゲート絶縁膜（図示
せず）が設けられている。
【０００３】メモリセルに対応する記憶トランジスタ１
３のチャネル領域上には、ゲート絶縁膜を介して浮遊ゲ
ート電極１４が設けられており、この浮遊ゲート電極１
４上には、容量結合用の絶縁膜（図示せず）を介して制
御ゲート電極１５が積層されている。浮遊ゲート電極１
４及び制御ゲート電極１５の両側の素子活性領域には、
記憶トランジスタ１３のソース及びドレインとしての拡
散層１６が設けられている。
３のチャネル領域上には、ゲート絶縁膜を介して浮遊ゲ
ート電極１４が設けられており、この浮遊ゲート電極１
４上には、容量結合用の絶縁膜（図示せず）を介して制
御ゲート電極１５が積層されている。浮遊ゲート電極１
４及び制御ゲート電極１５の両側の素子活性領域には、
記憶トランジスタ１３のソース及びドレインとしての拡
散層１６が設けられている。
【０００４】制御ゲート電極１５等は層間絶縁膜（図示
せず）に覆われており、ドレインとしての拡散層１６に
達するコンタクト孔１７が層間絶縁膜等に開孔されてい
る。そして、このコンタクト孔１７を介して、ドレイン
としての拡散層１６にビット線（図示せず）がコンタク
トしている。
せず）に覆われており、ドレインとしての拡散層１６に
達するコンタクト孔１７が層間絶縁膜等に開孔されてい
る。そして、このコンタクト孔１７を介して、ドレイン
としての拡散層１６にビット線（図示せず）がコンタク
トしている。
【０００５】図５は、図４に示したＮＯＲ型不揮発性半
導体記憶装置である本願の発明の第１従来例を製造する
ための方法を、メモリ部１１の記憶トランジスタ１３と
周辺回路部１８の周辺回路トランジスタ１９とについて
示している。この製造方法では、図５（ａ）に示す様
に、Ｐ型のＳｉ基板２１の表面にフィールド絶縁膜１２
としてのＳｉＯ2 膜２２をＬＯＣＯＳ法で選択的に形成
して素子分離領域を区画し、ＳｉＯ2 膜２２に囲まれて
いる素子活性領域の表面にゲート絶縁膜としてのＳｉＯ
2 膜２３を形成する。
導体記憶装置である本願の発明の第１従来例を製造する
ための方法を、メモリ部１１の記憶トランジスタ１３と
周辺回路部１８の周辺回路トランジスタ１９とについて
示している。この製造方法では、図５（ａ）に示す様
に、Ｐ型のＳｉ基板２１の表面にフィールド絶縁膜１２
としてのＳｉＯ2 膜２２をＬＯＣＯＳ法で選択的に形成
して素子分離領域を区画し、ＳｉＯ2 膜２２に囲まれて
いる素子活性領域の表面にゲート絶縁膜としてのＳｉＯ
2 膜２３を形成する。
【０００６】その後、ＣＶＤ法で多結晶Ｓｉ膜２４を全
面に堆積させ、ＰＯＣｌ3 の蒸気に曝してこの蒸気から
リンを熱拡散させるプレデポジション法で多結晶Ｓｉ膜
２４にリンを添加する。そして、多結晶Ｓｉ膜２４に対
するＲＩＥで、後に形成する制御ゲート電極１４の延在
方向と垂直な方向に延在する縞状の多結晶Ｓｉ膜２４を
メモリ部１１にのみ残す。
面に堆積させ、ＰＯＣｌ3 の蒸気に曝してこの蒸気から
リンを熱拡散させるプレデポジション法で多結晶Ｓｉ膜
２４にリンを添加する。そして、多結晶Ｓｉ膜２４に対
するＲＩＥで、後に形成する制御ゲート電極１４の延在
方向と垂直な方向に延在する縞状の多結晶Ｓｉ膜２４を
メモリ部１１にのみ残す。
【０００７】次に、図５（ｂ）に示す様に、ＯＮＯ膜２
５を全面に形成し、図５（ｃ）に示す様に、メモリ部１
１のみをレジスト２６で覆って、周辺回路部１８のＯＮ
Ｏ膜２５を除去する。但し、この時、周辺回路部１８の
ＳｉＯ2 膜２３も除去される。そこで、図５（ｄ）に示
す様に、周辺回路部１６の素子活性領域の表面にゲート
絶縁膜としてのＳｉＯ2 膜２３を再び形成してから、全
面に多結晶Ｓｉ膜２７を堆積させ且つリンを添加する。
５を全面に形成し、図５（ｃ）に示す様に、メモリ部１
１のみをレジスト２６で覆って、周辺回路部１８のＯＮ
Ｏ膜２５を除去する。但し、この時、周辺回路部１８の
ＳｉＯ2 膜２３も除去される。そこで、図５（ｄ）に示
す様に、周辺回路部１６の素子活性領域の表面にゲート
絶縁膜としてのＳｉＯ2 膜２３を再び形成してから、全
面に多結晶Ｓｉ膜２７を堆積させ且つリンを添加する。
【０００８】次に、図５（ｅ）に示す様に、ＷＳｉx 膜
３１等のシリサイド膜を全面に堆積させて、多結晶Ｓｉ
膜２７とＷＳｉx 膜３１とでポリサイド膜３２を形成す
る。そして、記憶トランジスタ１３の制御ゲート電極１
５及び周辺回路トランジスタ１９の制御ゲート電極のパ
ターンに、レジスト３３を加工する。
３１等のシリサイド膜を全面に堆積させて、多結晶Ｓｉ
膜２７とＷＳｉx 膜３１とでポリサイド膜３２を形成す
る。そして、記憶トランジスタ１３の制御ゲート電極１
５及び周辺回路トランジスタ１９の制御ゲート電極のパ
ターンに、レジスト３３を加工する。
【０００９】次に、図５（ｆ）に示す様に、レジスト３
３をマスクにしてポリサイド膜３２とＯＮＯ膜２５とを
連続的にエッチングし、レジスト３３を剥離した後、別
のレジスト（図示せず）で周辺回路部１８のみを覆った
状態で、ＷＳｉx 膜３１等ををマスクにしてメモリ部１
１の多結晶Ｓｉ膜２４をエッチングする。そして、ＷＳ
ｉx 膜３１等をマスクにしてＳｉ基板２１中にＮ+ 拡散
層３４を形成して、記憶トランジスタ１３及び周辺回路
トランジスタ１９を完成させる。その後、更に従来公知
の工程を実行する。
３をマスクにしてポリサイド膜３２とＯＮＯ膜２５とを
連続的にエッチングし、レジスト３３を剥離した後、別
のレジスト（図示せず）で周辺回路部１８のみを覆った
状態で、ＷＳｉx 膜３１等ををマスクにしてメモリ部１
１の多結晶Ｓｉ膜２４をエッチングする。そして、ＷＳ
ｉx 膜３１等をマスクにしてＳｉ基板２１中にＮ+ 拡散
層３４を形成して、記憶トランジスタ１３及び周辺回路
トランジスタ１９を完成させる。その後、更に従来公知
の工程を実行する。
【００１０】以上の様にして製造した第１従来例におけ
るメモリ部１１の記憶トランジスタ１３では、多結晶Ｓ
ｉ膜２４が浮遊ゲート電極１４になっており、ＯＮＯ膜
２５が容量結合用の絶縁膜になっており、ポリサイド膜
３２が制御ゲート電極１５になっている。また、周辺回
路部１８の周辺回路トランジスタ１９では、ポリサイド
膜３２が制御ゲート電極になっている。
るメモリ部１１の記憶トランジスタ１３では、多結晶Ｓ
ｉ膜２４が浮遊ゲート電極１４になっており、ＯＮＯ膜
２５が容量結合用の絶縁膜になっており、ポリサイド膜
３２が制御ゲート電極１５になっている。また、周辺回
路部１８の周辺回路トランジスタ１９では、ポリサイド
膜３２が制御ゲート電極になっている。
【００１１】図６は、８段のＮＡＮＤ型のＥＰＲＯＭや
フラッシュＥＥＰＲＯＭ等のメモリ部１１を示してい
る。これらの８段のＮＡＮＤ型不揮発性半導体記憶装置
では、８個の記憶トランジスタ１３が拡散層１６を順次
に共有して直列に配置されており、８個の記憶トランジ
スタ１３の両側に更に１個ずつの選択トランジスタ３５
が直列に配置されている。
フラッシュＥＥＰＲＯＭ等のメモリ部１１を示してい
る。これらの８段のＮＡＮＤ型不揮発性半導体記憶装置
では、８個の記憶トランジスタ１３が拡散層１６を順次
に共有して直列に配置されており、８個の記憶トランジ
スタ１３の両側に更に１個ずつの選択トランジスタ３５
が直列に配置されている。
【００１２】各記憶トランジスタ１３には、上述のＮＯ
Ｒ型不揮発性半導体記憶装置の場合と同様に制御ゲート
電極１５の他に浮遊ゲート電極１４も設けられている
が、選択トランジスタ３５には、制御ゲート電極１５し
か設けられていない。ビット線用のコンタクト孔１７
は、一方の選択トランジスタ３５の記憶トランジスタ１
３とは反対側の拡散層１６上に設けられている。
Ｒ型不揮発性半導体記憶装置の場合と同様に制御ゲート
電極１５の他に浮遊ゲート電極１４も設けられている
が、選択トランジスタ３５には、制御ゲート電極１５し
か設けられていない。ビット線用のコンタクト孔１７
は、一方の選択トランジスタ３５の記憶トランジスタ１
３とは反対側の拡散層１６上に設けられている。
【００１３】図７は、図６に示したＮＡＮＤ型不揮発性
半導体記憶装置である本願の発明の第２従来例のうち
で、選択トランジスタ３５を示している。この第２従来
例の記憶トランジスタ１３では、ゲート絶縁膜であるＳ
ｉＯ2 膜２３上の多結晶Ｓｉ膜３６、ＳｉＯ2 膜３７及
び多結晶Ｓｉ膜３８が、夫々浮遊ゲート電極１４、容量
結合用の絶縁膜及び制御ゲート電極１５になっている。
半導体記憶装置である本願の発明の第２従来例のうち
で、選択トランジスタ３５を示している。この第２従来
例の記憶トランジスタ１３では、ゲート絶縁膜であるＳ
ｉＯ2 膜２３上の多結晶Ｓｉ膜３６、ＳｉＯ2 膜３７及
び多結晶Ｓｉ膜３８が、夫々浮遊ゲート電極１４、容量
結合用の絶縁膜及び制御ゲート電極１５になっている。
【００１４】このため、図７に示す様に、選択トランジ
スタ３５では、多結晶Ｓｉ膜３８を多結晶Ｓｉ膜３６の
分路にして、これら２層の多結晶Ｓｉ膜３６、３８で制
御ゲート電極１５を構成している。即ち、メモリ部１１
の所定位置で多結晶Ｓｉ膜３８及びＳｉＯ2 膜３７にコ
ンタクト孔４１を設け、このコンタクト孔４１を覆って
形成したＡｌ膜４２を介して、多結晶Ｓｉ膜３６、３８
同士を電気的に接続している。
スタ３５では、多結晶Ｓｉ膜３８を多結晶Ｓｉ膜３６の
分路にして、これら２層の多結晶Ｓｉ膜３６、３８で制
御ゲート電極１５を構成している。即ち、メモリ部１１
の所定位置で多結晶Ｓｉ膜３８及びＳｉＯ2 膜３７にコ
ンタクト孔４１を設け、このコンタクト孔４１を覆って
形成したＡｌ膜４２を介して、多結晶Ｓｉ膜３６、３８
同士を電気的に接続している。
【００１５】
【発明が解決しようとする課題】ところが、図５に示し
た第１従来例では、図５（ｆ）からも明らかな様に、周
辺回路トランジスタ１９における段差に比べて記憶トラ
ンジスタ１３における段差が大きい。このため、コンタ
クト孔１７のアスペクト比が大きくて、信頼性が低い。
また、平坦化が容易ではないので、多層配線化による高
集積化も困難である。しかも、２層の多結晶Ｓｉ膜２
４、２７を形成する必要があるので、通常の絶縁ゲート
電界効果トランジスタに比べて、製造工程が多くて、製
造コストが高い。
た第１従来例では、図５（ｆ）からも明らかな様に、周
辺回路トランジスタ１９における段差に比べて記憶トラ
ンジスタ１３における段差が大きい。このため、コンタ
クト孔１７のアスペクト比が大きくて、信頼性が低い。
また、平坦化が容易ではないので、多層配線化による高
集積化も困難である。しかも、２層の多結晶Ｓｉ膜２
４、２７を形成する必要があるので、通常の絶縁ゲート
電界効果トランジスタに比べて、製造工程が多くて、製
造コストが高い。
【００１６】また、図７に示した第２従来例では、多結
晶Ｓｉ膜３６、３８同士を電気的に接続するために、コ
ンタクト孔４１及びＡｌ膜４２が必要である。ところ
が、図７（ｂ）からも明らかな様に、多結晶Ｓｉ膜３
６、３８に比べてパターニングの容易でないＡｌ膜４２
では多結晶Ｓｉ膜３６、３８よりもピッチを大きくする
必要があり、また段差被覆性の良くないＡｌ膜４２のた
めにコンタクト孔４１の寸法を大きくする必要がある。
従って、この第２従来例では、メモリセル面積を縮小し
て高集積化を図ることが困難である。
晶Ｓｉ膜３６、３８同士を電気的に接続するために、コ
ンタクト孔４１及びＡｌ膜４２が必要である。ところ
が、図７（ｂ）からも明らかな様に、多結晶Ｓｉ膜３
６、３８に比べてパターニングの容易でないＡｌ膜４２
では多結晶Ｓｉ膜３６、３８よりもピッチを大きくする
必要があり、また段差被覆性の良くないＡｌ膜４２のた
めにコンタクト孔４１の寸法を大きくする必要がある。
従って、この第２従来例では、メモリセル面積を縮小し
て高集積化を図ることが困難である。
【００１７】
【課題を解決するための手段】請求項１の積層ゲート型
不揮発性半導体記憶装置は、チャネル領域上に第１の絶
縁膜２３を介して浮遊ゲート電極１４が設けられてお
り、この浮遊ゲート電極１４上に第２の絶縁膜２５、３
７を介して第１の制御ゲート電極１５が積層されている
第１の絶縁ゲート電界効果トランジスタ１３と、前記第
１の絶縁膜２３と同一層の第３の絶縁膜２３を介してチ
ャネル領域上に第２の制御ゲート電極１５が設けられて
いる第２の絶縁ゲート電界効果トランジスタ１９、３５
とを有する積層ゲート型不揮発性半導体記憶装置におい
て、前記浮遊ゲート電極１４と同一層の第１の導電膜２
４、３６と、前記第１の制御ゲート電極１５と同一層で
前記第１の導電膜２４、３６上に積層されている第２の
導電膜３１、３８とで、前記第２の制御ゲート電極１５
が構成されていることを特徴としている。
不揮発性半導体記憶装置は、チャネル領域上に第１の絶
縁膜２３を介して浮遊ゲート電極１４が設けられてお
り、この浮遊ゲート電極１４上に第２の絶縁膜２５、３
７を介して第１の制御ゲート電極１５が積層されている
第１の絶縁ゲート電界効果トランジスタ１３と、前記第
１の絶縁膜２３と同一層の第３の絶縁膜２３を介してチ
ャネル領域上に第２の制御ゲート電極１５が設けられて
いる第２の絶縁ゲート電界効果トランジスタ１９、３５
とを有する積層ゲート型不揮発性半導体記憶装置におい
て、前記浮遊ゲート電極１４と同一層の第１の導電膜２
４、３６と、前記第１の制御ゲート電極１５と同一層で
前記第１の導電膜２４、３６上に積層されている第２の
導電膜３１、３８とで、前記第２の制御ゲート電極１５
が構成されていることを特徴としている。
【００１８】請求項２の積層ゲート型不揮発性半導体記
憶装置は、請求項１の積層ゲート型不揮発性半導体記憶
装置において、前記第１の制御ゲート電極１５が半導体
膜３８から成っていることを特徴としている。
憶装置は、請求項１の積層ゲート型不揮発性半導体記憶
装置において、前記第１の制御ゲート電極１５が半導体
膜３８から成っていることを特徴としている。
【００１９】請求項３の積層ゲート型不揮発性半導体記
憶装置は、請求項１の積層ゲート型不揮発性半導体記憶
装置において、前記第１の制御ゲート電極１５がシリサ
イド膜３１から成っていることを特徴としている。
憶装置は、請求項１の積層ゲート型不揮発性半導体記憶
装置において、前記第１の制御ゲート電極１５がシリサ
イド膜３１から成っていることを特徴としている。
【００２０】請求項４の積層ゲート型不揮発性半導体記
憶装置は、請求項２または３の積層ゲート型不揮発性半
導体記憶装置において、前記第２の絶縁膜２５、３７の
うちで前記第１の制御ゲート電極１５との対接面に半導
体窒化膜が設けられていることを特徴としている。
憶装置は、請求項２または３の積層ゲート型不揮発性半
導体記憶装置において、前記第２の絶縁膜２５、３７の
うちで前記第１の制御ゲート電極１５との対接面に半導
体窒化膜が設けられていることを特徴としている。
【００２１】
【作用】請求項１〜３の積層ゲート型不揮発性半導体記
憶装置では、第１の絶縁ゲート電界効果トランジスタ１
３における浮遊ゲート電極１４及び第１の制御ゲート電
極１５が、第２の絶縁ゲート電界効果トランジスタ１
９、３５における第２の制御ゲート電極１５を構成して
いる第１及び第２の導電膜２４、３６及び３１、３８と
夫々同一層の導電膜２４、３６及び３１、３８から成っ
ている。
憶装置では、第１の絶縁ゲート電界効果トランジスタ１
３における浮遊ゲート電極１４及び第１の制御ゲート電
極１５が、第２の絶縁ゲート電界効果トランジスタ１
９、３５における第２の制御ゲート電極１５を構成して
いる第１及び第２の導電膜２４、３６及び３１、３８と
夫々同一層の導電膜２４、３６及び３１、３８から成っ
ている。
【００２２】このため、浮遊ゲート電極１４または第１
の制御ゲート電極１５の何れかが第１及び第２の導電膜
２４、３６及び３１、３８の両方から成っている構造に
比べて、第１の絶縁ゲート電界効果トランジスタ１３に
おける段差が小さくて平坦化が容易であり、しかも、第
１及び第２の導電膜２４、３６及び３１、３８以外の導
電膜４２を用いる必要がなくて製造工程が簡略である。
の制御ゲート電極１５の何れかが第１及び第２の導電膜
２４、３６及び３１、３８の両方から成っている構造に
比べて、第１の絶縁ゲート電界効果トランジスタ１３に
おける段差が小さくて平坦化が容易であり、しかも、第
１及び第２の導電膜２４、３６及び３１、３８以外の導
電膜４２を用いる必要がなくて製造工程が簡略である。
【００２３】また、第２の絶縁ゲート電界効果トランジ
スタ１９、３５では、第１の導電膜２４、３６とこの第
１の導電膜２４、３６上に積層されている第２の導電膜
３１、３８とで第２の制御ゲート電極１５が構成されて
おり、これら第１及び第２の導電膜２４、３６及び３
１、３８の間には絶縁膜が介在していない。このため、
第１及び第２の導電膜２４、３６及び３１、３８同士を
電気的に接続するためのコンタクト孔４１及び追加の導
電膜４２が不要であり、これらが必要な構造に比べてメ
モリセル面積を縮小することが可能である。
スタ１９、３５では、第１の導電膜２４、３６とこの第
１の導電膜２４、３６上に積層されている第２の導電膜
３１、３８とで第２の制御ゲート電極１５が構成されて
おり、これら第１及び第２の導電膜２４、３６及び３
１、３８の間には絶縁膜が介在していない。このため、
第１及び第２の導電膜２４、３６及び３１、３８同士を
電気的に接続するためのコンタクト孔４１及び追加の導
電膜４２が不要であり、これらが必要な構造に比べてメ
モリセル面積を縮小することが可能である。
【００２４】請求項４の積層ゲート型不揮発性半導体記
憶装置では、第２の制御ゲート電極１９、３５を構成し
ている第１の導電膜２４、３６の表面から自然酸化膜を
除去したりする際に、第１の絶縁ゲート電界効果トラン
ジスタ１３における第２の絶縁膜２５、３７がエッチン
グされるのを半導体窒化膜で防止することが可能であ
る。
憶装置では、第２の制御ゲート電極１９、３５を構成し
ている第１の導電膜２４、３６の表面から自然酸化膜を
除去したりする際に、第１の絶縁ゲート電界効果トラン
ジスタ１３における第２の絶縁膜２５、３７がエッチン
グされるのを半導体窒化膜で防止することが可能であ
る。
【００２５】また、第１の制御ゲート電極１５がシリサ
イド膜３１から成っていても、半導体窒化膜のために第
１の制御ゲート電極１５と第２の絶縁膜２５との密着性
が良く、且つ第１の制御ゲート電極１５の組成物が第２
の絶縁膜２５中へ侵入して第２の絶縁膜２５の膜質が劣
化するのを半導体窒化膜で防止することができる。
イド膜３１から成っていても、半導体窒化膜のために第
１の制御ゲート電極１５と第２の絶縁膜２５との密着性
が良く、且つ第１の制御ゲート電極１５の組成物が第２
の絶縁膜２５中へ侵入して第２の絶縁膜２５の膜質が劣
化するのを半導体窒化膜で防止することができる。
【００２６】
【実施例】以下、本願の発明の第１及び第２実施例を、
図１〜３を参照しながら説明する。なお、図５、７に示
した第１及び第２従来例と対応する構成部分には、同一
の符号を付してある。
図１〜３を参照しながら説明する。なお、図５、７に示
した第１及び第２従来例と対応する構成部分には、同一
の符号を付してある。
【００２７】図１は、図４に示したＮＯＲ型不揮発性半
導体記憶装置である本願の発明の第１実施例を製造する
ための方法を、メモリ部１１の記憶トランジスタ１３と
周辺回路部１８の周辺回路トランジスタ１９とについて
示している。この製造方法でも、図１（ａ）に示す様
に、全面に堆積させた多結晶Ｓｉ膜２４にリンを添加す
るまでは、図５に示した第１従来例を製造する場合と実
質的に同様の工程を実行する。
導体記憶装置である本願の発明の第１実施例を製造する
ための方法を、メモリ部１１の記憶トランジスタ１３と
周辺回路部１８の周辺回路トランジスタ１９とについて
示している。この製造方法でも、図１（ａ）に示す様
に、全面に堆積させた多結晶Ｓｉ膜２４にリンを添加す
るまでは、図５に示した第１従来例を製造する場合と実
質的に同様の工程を実行する。
【００２８】しかし、この第１実施例を製造するために
は、その後、多結晶Ｓｉ膜２４に対するＲＩＥで、後に
形成する制御ゲート電極１５の延在方向と垂直な方向に
延在する縞状の多結晶Ｓｉ膜２４をメモリ部１１に残す
と同時に、周辺回路部１８の全面にも多結晶Ｓｉ膜２４
を残す。
は、その後、多結晶Ｓｉ膜２４に対するＲＩＥで、後に
形成する制御ゲート電極１５の延在方向と垂直な方向に
延在する縞状の多結晶Ｓｉ膜２４をメモリ部１１に残す
と同時に、周辺回路部１８の全面にも多結晶Ｓｉ膜２４
を残す。
【００２９】次に、図１（ｂ）に示す様に、多結晶Ｓｉ
膜２４等の表面にＯＮＯ膜２５を形成し、更に、図１
（ｃ）に示す様に、メモリ部１１のみをレジスト２６で
覆って、周辺回路部１８のＯＮＯ膜２５をプラズマエッ
チング等で除去する。
膜２４等の表面にＯＮＯ膜２５を形成し、更に、図１
（ｃ）に示す様に、メモリ部１１のみをレジスト２６で
覆って、周辺回路部１８のＯＮＯ膜２５をプラズマエッ
チング等で除去する。
【００３０】次に、図１（ｄ）に示す様に、レジスト２
６を剥離した後、周辺回路部１８における多結晶Ｓｉ膜
２４上の自然酸化膜（図示せず）をフッ酸水でエッチン
グする。この時、メモリ部１１におけるＯＮＯ膜２５の
うちの上層側のＳｉＯ2 膜も同時にエッチングされるの
で、それを見込んでこのＳｉＯ2 膜の膜厚を厚くしてお
く。
６を剥離した後、周辺回路部１８における多結晶Ｓｉ膜
２４上の自然酸化膜（図示せず）をフッ酸水でエッチン
グする。この時、メモリ部１１におけるＯＮＯ膜２５の
うちの上層側のＳｉＯ2 膜も同時にエッチングされるの
で、それを見込んでこのＳｉＯ2 膜の膜厚を厚くしてお
く。
【００３１】その後、ＷＳｉx 膜３１等のシリサイド膜
を全面に堆積させて、周辺回路部１８のみにおいて、多
結晶Ｓｉ膜２４とＷＳｉx 膜３１とでポリサイド膜４３
を形成する。そして、記憶トランジスタ１３の制御ゲー
ト電極１５及び周辺回路トランジスタ１９の制御ゲート
電極のパターンに、レジスト３３を加工する。
を全面に堆積させて、周辺回路部１８のみにおいて、多
結晶Ｓｉ膜２４とＷＳｉx 膜３１とでポリサイド膜４３
を形成する。そして、記憶トランジスタ１３の制御ゲー
ト電極１５及び周辺回路トランジスタ１９の制御ゲート
電極のパターンに、レジスト３３を加工する。
【００３２】次に、図１（ｅ）に示す様に、レジスト３
３をマスクにして、ＷＳｉx 膜３１のみをＲＩＥでエッ
チングする。その後、高選択比酸化膜エッチング装置に
よって、図１（ｆ）に示す様に、メモリ部１１のＯＮＯ
膜２５をエッチングし、引き続いてメモリ部１１及び周
辺回路部１８の多結晶Ｓｉ膜２４をエッチングする。そ
して、ＷＳｉx 膜３１等をマスクにして、Ｓｉ基板２１
中にＮ+ 拡散層３４を形成して、記憶トランジスタ１３
及び周辺回路トランジスタ１９を完成させる。その後、
更に従来公知の工程を実行する。
３をマスクにして、ＷＳｉx 膜３１のみをＲＩＥでエッ
チングする。その後、高選択比酸化膜エッチング装置に
よって、図１（ｆ）に示す様に、メモリ部１１のＯＮＯ
膜２５をエッチングし、引き続いてメモリ部１１及び周
辺回路部１８の多結晶Ｓｉ膜２４をエッチングする。そ
して、ＷＳｉx 膜３１等をマスクにして、Ｓｉ基板２１
中にＮ+ 拡散層３４を形成して、記憶トランジスタ１３
及び周辺回路トランジスタ１９を完成させる。その後、
更に従来公知の工程を実行する。
【００３３】以上の様にして製造した第１実施例におけ
るメモリ部１１の記憶トランジスタ１３では、多結晶Ｓ
ｉ膜２４が浮遊ゲート電極１４になっており、ＯＮＯ膜
２５が容量結合用の絶縁膜になっており、ＷＳｉx 膜３
１が制御ゲート電極１５になっている。また、周辺回路
部１８の周辺回路トランジスタ１９では、ポリサイド膜
４３が制御ゲート電極になっている。
るメモリ部１１の記憶トランジスタ１３では、多結晶Ｓ
ｉ膜２４が浮遊ゲート電極１４になっており、ＯＮＯ膜
２５が容量結合用の絶縁膜になっており、ＷＳｉx 膜３
１が制御ゲート電極１５になっている。また、周辺回路
部１８の周辺回路トランジスタ１９では、ポリサイド膜
４３が制御ゲート電極になっている。
【００３４】そして、図１（ｆ）からも明らかな様に、
記憶トランジスタ１３における段差は周辺回路トランジ
スタ１９における段差に比べてＯＮＯ膜２５のために２
０ｎｍ程度大きいだけであり、記憶トランジスタ１３の
浮遊ゲート電極１４及び制御ゲート電極１５である多結
晶Ｓｉ膜２４及びＷＳｉx 膜３１による段差と周辺回路
トランジスタ１９の制御ゲート電極であるポリサイド膜
４３による段差とは殆ど差がない。
記憶トランジスタ１３における段差は周辺回路トランジ
スタ１９における段差に比べてＯＮＯ膜２５のために２
０ｎｍ程度大きいだけであり、記憶トランジスタ１３の
浮遊ゲート電極１４及び制御ゲート電極１５である多結
晶Ｓｉ膜２４及びＷＳｉx 膜３１による段差と周辺回路
トランジスタ１９の制御ゲート電極であるポリサイド膜
４３による段差とは殆ど差がない。
【００３５】また、図５に示した第１従来例とこの第１
実施例とを比較すると、この第１実施例では、多結晶Ｓ
ｉ膜２７を用いていないので多結晶Ｓｉ膜２７の堆積及
びリンの添加等の工程が不要であると共に、多結晶Ｓｉ
膜２４をエッチングする際に周辺回路部１８を覆うレジ
ストのパターニング等の工程も不要であり、この第１実
施例の方が製造工程が簡略である。
実施例とを比較すると、この第１実施例では、多結晶Ｓ
ｉ膜２７を用いていないので多結晶Ｓｉ膜２７の堆積及
びリンの添加等の工程が不要であると共に、多結晶Ｓｉ
膜２４をエッチングする際に周辺回路部１８を覆うレジ
ストのパターニング等の工程も不要であり、この第１実
施例の方が製造工程が簡略である。
【００３６】なお、第１実施例では、メモリ部１１の多
結晶Ｓｉ膜２４とＷＳｉx 膜３１との間の容量結合用の
絶縁膜としてＯＮＯ膜２５を用いているが、このＯＮＯ
膜２５上にＳｉＮ膜を設けたＯＮＯＮ膜を容量結合用の
絶縁膜として用いてもよい。このＯＮＯＮ膜を用いる
と、ＯＮＯ膜２５とＷＳｉx 膜３１との密着性が良く、
且つＷＳｉx 膜３１中のＷやＳｉ等がＯＮＯ膜２５のう
ちの上層側のＳｉＯ2 膜中へ侵入してＯＮＯ膜２５の膜
質が劣化するのを防止することができる。
結晶Ｓｉ膜２４とＷＳｉx 膜３１との間の容量結合用の
絶縁膜としてＯＮＯ膜２５を用いているが、このＯＮＯ
膜２５上にＳｉＮ膜を設けたＯＮＯＮ膜を容量結合用の
絶縁膜として用いてもよい。このＯＮＯＮ膜を用いる
と、ＯＮＯ膜２５とＷＳｉx 膜３１との密着性が良く、
且つＷＳｉx 膜３１中のＷやＳｉ等がＯＮＯ膜２５のう
ちの上層側のＳｉＯ2 膜中へ侵入してＯＮＯ膜２５の膜
質が劣化するのを防止することができる。
【００３７】また、このＯＮＯＮ膜を用いると、図１
（ｄ）の工程で、周辺回路部１８における多結晶Ｓｉ膜
２４上の自然酸化膜をフッ酸水でエッチングする際に、
メモリ部１１におけるＯＮＯ膜２５のうちの上層側のＳ
ｉＯ2 膜も同時にエッチングされるのを防止することが
できるので、それを見込んでこのＳｉＯ2 膜の膜厚を厚
くしておく必要もなくなる。
（ｄ）の工程で、周辺回路部１８における多結晶Ｓｉ膜
２４上の自然酸化膜をフッ酸水でエッチングする際に、
メモリ部１１におけるＯＮＯ膜２５のうちの上層側のＳ
ｉＯ2 膜も同時にエッチングされるのを防止することが
できるので、それを見込んでこのＳｉＯ2 膜の膜厚を厚
くしておく必要もなくなる。
【００３８】図２、３は、図６に示したＮＡＮＤ型不揮
発性半導体記憶装置である本願の発明の第２実施例を製
造するための方法を、メモリ部１１の記憶トランジスタ
１３と選択トランジスタ３５とについて示している。こ
の製造方法でも、素子活性領域の表面にゲート絶縁膜と
してのＳｉＯ2 膜２３を形成するまでは、図５に示した
第１従来例を製造する場合と実質的に同様の工程を実行
する。
発性半導体記憶装置である本願の発明の第２実施例を製
造するための方法を、メモリ部１１の記憶トランジスタ
１３と選択トランジスタ３５とについて示している。こ
の製造方法でも、素子活性領域の表面にゲート絶縁膜と
してのＳｉＯ2 膜２３を形成するまでは、図５に示した
第１従来例を製造する場合と実質的に同様の工程を実行
する。
【００３９】この第２実施例を製造するためには、その
後、図２（ａ）に示す様に、ＣＶＤ法で多結晶Ｓｉ膜３
６を全面に堆積させ、図２（ｂ）に示す様に、直列に配
置すべき記憶トランジスタ１３の浮遊ゲート電極１４の
幅を規定する縞状の部分と選択トランジスタ３５を形成
すべき領域とを覆うパターンに、多結晶Ｓｉ膜３６上で
レジスト４４を加工する。そして、このレジスト４４を
マスクにして、多結晶Ｓｉ膜３６に対するＲＩＥを行
う。
後、図２（ａ）に示す様に、ＣＶＤ法で多結晶Ｓｉ膜３
６を全面に堆積させ、図２（ｂ）に示す様に、直列に配
置すべき記憶トランジスタ１３の浮遊ゲート電極１４の
幅を規定する縞状の部分と選択トランジスタ３５を形成
すべき領域とを覆うパターンに、多結晶Ｓｉ膜３６上で
レジスト４４を加工する。そして、このレジスト４４を
マスクにして、多結晶Ｓｉ膜３６に対するＲＩＥを行
う。
【００４０】次に、図２（ｃ）に示す様に、レジスト４
４を剥離した後、多結晶Ｓｉ膜３６を酸化して、その表
面にＳｉＯ2 膜３７を形成する。その後、図２（ｄ）に
示す様に、記憶トランジスタ１３を形成すべき領域のみ
をレジスト４５で覆って、選択トランジスタ３５を形成
すべき領域のＳｉＯ2 膜３７をエッチングする。そし
て、図２（ｅ）に示す様に、レジスト４５を剥離した
後、ＣＶＤ法で多結晶Ｓｉ膜３８を全面に堆積させる。
４を剥離した後、多結晶Ｓｉ膜３６を酸化して、その表
面にＳｉＯ2 膜３７を形成する。その後、図２（ｄ）に
示す様に、記憶トランジスタ１３を形成すべき領域のみ
をレジスト４５で覆って、選択トランジスタ３５を形成
すべき領域のＳｉＯ2 膜３７をエッチングする。そし
て、図２（ｅ）に示す様に、レジスト４５を剥離した
後、ＣＶＤ法で多結晶Ｓｉ膜３８を全面に堆積させる。
【００４１】次に、図３（ａ）に示す様に、記憶トラン
ジスタ１３及び選択トランジスタ３５の制御ゲート電極
１５のパターンに、多結晶Ｓｉ膜３８上でレジスト４６
を加工し、このレジスト４６をマスクにして、多結晶Ｓ
ｉ膜３８に対するＲＩＥを行う。そして、図３（ｂ）に
示す様に、引き続きレジスト４６をマスクにして、この
レジスト４６から露出しているＳｉＯ2 膜３７に対する
ＲＩＥを行う。
ジスタ１３及び選択トランジスタ３５の制御ゲート電極
１５のパターンに、多結晶Ｓｉ膜３８上でレジスト４６
を加工し、このレジスト４６をマスクにして、多結晶Ｓ
ｉ膜３８に対するＲＩＥを行う。そして、図３（ｂ）に
示す様に、引き続きレジスト４６をマスクにして、この
レジスト４６から露出しているＳｉＯ2 膜３７に対する
ＲＩＥを行う。
【００４２】次に、図３（ｃ）に示す様に、更に引き続
きレジスト４６をマスクにして、このレジスト４６から
露出している多結晶Ｓｉ膜３６に対するＲＩＥを行う。
そして、レジスト４６を剥離した後、多結晶Ｓｉ膜３８
等をマスクにして、Ｓｉ基板２１中に拡散層１６を形成
して、記憶トランジスタ１３及び選択トランジスタ３５
を完成させる。その後、更に従来公知の工程を実行す
る。
きレジスト４６をマスクにして、このレジスト４６から
露出している多結晶Ｓｉ膜３６に対するＲＩＥを行う。
そして、レジスト４６を剥離した後、多結晶Ｓｉ膜３８
等をマスクにして、Ｓｉ基板２１中に拡散層１６を形成
して、記憶トランジスタ１３及び選択トランジスタ３５
を完成させる。その後、更に従来公知の工程を実行す
る。
【００４３】以上の様にして製造した第２実施例の記憶
トランジスタ１３では、図３（ｃ）からも明らかな様
に、多結晶Ｓｉ膜３６、３８が夫々浮遊ゲート電極１４
及び制御ゲート電極１５になっており、ＳｉＯ2 膜３７
がこれらの多結晶Ｓｉ膜３６、３８同士を容量結合する
ための絶縁膜になっている。しかし、選択トランジスタ
３５では、ＳｉＯ2 膜３７が存在しておらず、共に制御
ゲート電極１５になっている多結晶Ｓｉ膜３６の上面と
多結晶Ｓｉ膜３８の下面とが全面的にコンタクトしてい
る。
トランジスタ１３では、図３（ｃ）からも明らかな様
に、多結晶Ｓｉ膜３６、３８が夫々浮遊ゲート電極１４
及び制御ゲート電極１５になっており、ＳｉＯ2 膜３７
がこれらの多結晶Ｓｉ膜３６、３８同士を容量結合する
ための絶縁膜になっている。しかし、選択トランジスタ
３５では、ＳｉＯ2 膜３７が存在しておらず、共に制御
ゲート電極１５になっている多結晶Ｓｉ膜３６の上面と
多結晶Ｓｉ膜３８の下面とが全面的にコンタクトしてい
る。
【００４４】従って、この第２実施例では、図７に示し
た第２従来例の様には、多結晶Ｓｉ膜３６、３８同士を
電気的に接続するためのコンタクト孔４１及びＡｌ膜４
２を必要とせず、これらが必要な第２従来例に比べてメ
モリセル面積を縮小することが可能である。
た第２従来例の様には、多結晶Ｓｉ膜３６、３８同士を
電気的に接続するためのコンタクト孔４１及びＡｌ膜４
２を必要とせず、これらが必要な第２従来例に比べてメ
モリセル面積を縮小することが可能である。
【００４５】なお、この第２実施例では、記憶トランジ
スタ１３の浮遊ゲート電極１４及び制御ゲート電極１５
である多結晶Ｓｉ膜３６、３８同士を容量結合するため
の絶縁膜として、ＳｉＯ2 膜３７を用いているが、この
ＳｉＯ2 膜３７上にＳｉＮ膜を設けてもよく、上述の第
１実施例と同様にＯＮＯ膜２５やＯＮＯＮ膜等を用いて
もよい。
スタ１３の浮遊ゲート電極１４及び制御ゲート電極１５
である多結晶Ｓｉ膜３６、３８同士を容量結合するため
の絶縁膜として、ＳｉＯ2 膜３７を用いているが、この
ＳｉＯ2 膜３７上にＳｉＮ膜を設けてもよく、上述の第
１実施例と同様にＯＮＯ膜２５やＯＮＯＮ膜等を用いて
もよい。
【００４６】
【発明の効果】請求項１〜３の積層ゲート型不揮発性半
導体記憶装置では、第１の絶縁ゲート電界効果トランジ
スタにおける段差が小さいので、コンタクト孔のアスペ
クト比が小さくて信頼性が高く、また平坦化が容易であ
るので、多層配線化による高集積化も可能である。しか
も、製造工程が簡略であるので、製造コストが低く、ま
たメモリセル面積を縮小することが可能であるので、更
なる高集積化が可能である。
導体記憶装置では、第１の絶縁ゲート電界効果トランジ
スタにおける段差が小さいので、コンタクト孔のアスペ
クト比が小さくて信頼性が高く、また平坦化が容易であ
るので、多層配線化による高集積化も可能である。しか
も、製造工程が簡略であるので、製造コストが低く、ま
たメモリセル面積を縮小することが可能であるので、更
なる高集積化が可能である。
【００４７】請求項４の積層ゲート型不揮発性半導体記
憶装置では、第１の絶縁ゲート電界効果トランジスタに
おける第２の絶縁膜がエッチングされるのを防止するこ
とが可能であり、第１の制御ゲート電極と第２の絶縁膜
との密着性が良く、且つ第１の制御ゲート電極の組成物
が第２の絶縁膜中へ侵入して第２の絶縁膜の膜質が劣化
するのを防止することができるので、信頼性やデータ保
持特性が高い。
憶装置では、第１の絶縁ゲート電界効果トランジスタに
おける第２の絶縁膜がエッチングされるのを防止するこ
とが可能であり、第１の制御ゲート電極と第２の絶縁膜
との密着性が良く、且つ第１の制御ゲート電極の組成物
が第２の絶縁膜中へ侵入して第２の絶縁膜の膜質が劣化
するのを防止することができるので、信頼性やデータ保
持特性が高い。
【図１】本願の発明の第１実施例の製造方法を工程順に
示す側断面図である。
示す側断面図である。
【図２】本願の発明の第２実施例の製造方法の前半を工
程順に示しており、図６のＳ−Ｓ線に沿う位置における
側断面図である。
程順に示しており、図６のＳ−Ｓ線に沿う位置における
側断面図である。
【図３】第２実施例の製造方法の後半を工程順に示して
おり、図６のＳ−Ｓ線に沿う位置における側断面図であ
る。
おり、図６のＳ−Ｓ線に沿う位置における側断面図であ
る。
【図４】本願の発明を適用し得るＮＯＲ型の積層ゲート
型不揮発性半導体記憶装置におけるメモリ部の平面図で
ある。
型不揮発性半導体記憶装置におけるメモリ部の平面図で
ある。
【図５】本願の発明の第１従来例の製造方法を工程順に
示す側断面図である。
示す側断面図である。
【図６】本願の発明を適用し得るＮＡＮＤ型の積層ゲー
ト型不揮発性半導体記憶装置におけるメモリ部の平面図
である。
ト型不揮発性半導体記憶装置におけるメモリ部の平面図
である。
【図７】本願の発明の第２従来例の要部を示しており、
（ａ）は側断面図、（ｂ）は平面図である。
（ａ）は側断面図、（ｂ）は平面図である。
１３ 記憶トランジスタ １４ 浮遊ゲート電極 １５ 制御ゲート電極 １９ 周辺回路トランジスタ ２３ ＳｉＯ2 膜 ２４ 多結晶Ｓｉ膜 ２５ ＯＮＯ膜 ３１ ＷＳｉx 膜 ３５ 選択トランジスタ ３６ 多結晶Ｓｉ膜 ３７ ＳｉＯ2 膜 ３８ 多結晶Ｓｉ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (4)
- 【請求項１】 チャネル領域上に第１の絶縁膜を介して
浮遊ゲート電極が設けられており、この浮遊ゲート電極
上に第２の絶縁膜を介して第１の制御ゲート電極が積層
されている第１の絶縁ゲート電界効果トランジスタと、 前記第１の絶縁膜と同一層の第３の絶縁膜を介してチャ
ネル領域上に第２の制御ゲート電極が設けられている第
２の絶縁ゲート電界効果トランジスタとを有する積層ゲ
ート型不揮発性半導体記憶装置において、 前記浮遊ゲート電極と同一層の第１の導電膜と、前記第
１の制御ゲート電極と同一層で前記第１の導電膜上に積
層されている第２の導電膜とで、前記第２の制御ゲート
電極が構成されていることを特徴とする積層ゲート型不
揮発性半導体記憶装置。 - 【請求項２】 前記第１の制御ゲート電極が半導体膜か
ら成っていることを特徴とする請求項１記載の積層ゲー
ト型不揮発性半導体記憶装置。 - 【請求項３】 前記第１の制御ゲート電極がシリサイド
膜から成っていることを特徴とする請求項１記載の積層
ゲート型不揮発性半導体記憶装置。 - 【請求項４】 前記第２の絶縁膜のうちで前記第１の制
御ゲート電極との対接面に半導体窒化膜が設けられてい
ることを特徴とする請求項２または３記載の積層ゲート
型不揮発性半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-303321 | 1993-11-09 | ||
| JP30332193 | 1993-11-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07183411A true JPH07183411A (ja) | 1995-07-21 |
Family
ID=17919568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6032818A Pending JPH07183411A (ja) | 1993-11-09 | 1994-02-04 | 積層ゲート型不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07183411A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5925907A (en) * | 1995-09-29 | 1999-07-20 | Nippon Steel Corporaition | Semiconductor device including transistor with composite gate structure and transistor with single gate structure |
| US6787844B2 (en) | 1995-09-29 | 2004-09-07 | Nippon Steel Corporation | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| JP2004274062A (ja) * | 2003-03-10 | 2004-09-30 | Samsung Electronics Co Ltd | 選択トランジスタを有するｅｅｐｒｏｍ及びその製造方法 |
| EP1569274A1 (en) | 2004-02-24 | 2005-08-31 | STMicroelectronics S.r.l. | Process for manufacturing semiconductor integrated non volatile memory devices |
| JP2007207947A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007207946A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7553724B2 (en) | 2001-06-26 | 2009-06-30 | Hynix Semiconductor Inc. | Method for manufacturing code address memory cell by which a stack insulating film of an oxide film and a nitride film used as a dielectric film in a flash memory is used as a gate oxide film |
-
1994
- 1994-02-04 JP JP6032818A patent/JPH07183411A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7683423B2 (en) | 1995-09-29 | 2010-03-23 | Katsuki Hazama | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US7759195B2 (en) | 1995-09-29 | 2010-07-20 | Katsuki Hazama | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US7452774B2 (en) | 1995-09-29 | 2008-11-18 | Pegre Semiconductors Llc | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US6913973B2 (en) | 1995-09-29 | 2005-07-05 | Nippon Steel Corporation | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US5925907A (en) * | 1995-09-29 | 1999-07-20 | Nippon Steel Corporaition | Semiconductor device including transistor with composite gate structure and transistor with single gate structure |
| US7312496B2 (en) | 1995-09-29 | 2007-12-25 | Pegre Semiconductors, Llc | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US7439573B2 (en) | 1995-09-29 | 2008-10-21 | Pegre Semiconductors Llc | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US6787844B2 (en) | 1995-09-29 | 2004-09-07 | Nippon Steel Corporation | Semiconductor device including transistor with composite gate structure and transistor with single gate structure, and method for manufacturing the same |
| US7553724B2 (en) | 2001-06-26 | 2009-06-30 | Hynix Semiconductor Inc. | Method for manufacturing code address memory cell by which a stack insulating film of an oxide film and a nitride film used as a dielectric film in a flash memory is used as a gate oxide film |
| JP2004274062A (ja) * | 2003-03-10 | 2004-09-30 | Samsung Electronics Co Ltd | 選択トランジスタを有するｅｅｐｒｏｍ及びその製造方法 |
| US7192820B2 (en) | 2004-02-24 | 2007-03-20 | Stmicroelectronics S.R.L. | Method for reducing non-uniformity or topography variation between an array and circuitry in a process for manufacturing semiconductor integrated non-volatile memory devices |
| EP1569274A1 (en) | 2004-02-24 | 2005-08-31 | STMicroelectronics S.r.l. | Process for manufacturing semiconductor integrated non volatile memory devices |
| JP2007207946A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2007207947A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8153487B2 (en) | 2006-01-31 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US8330203B2 (en) | 2006-01-31 | 2012-12-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device in which decrease in coupling ratio of memory cells is suppressed |
| US8455937B2 (en) | 2006-01-31 | 2013-06-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device in which decrease in coupling ratio of memory cells is suppressed |
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