JPH04156733A - 重畳信号分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、重畳信号分離回路に関し、特に、重畳信号が
、高速伝送路フレーム中に集中配置されたフレーム構成
を持つ、ディジタル伝送方式の重畳信号分離回路に関す
る。

従来の技術 従来、低速のディジタル信号を高速のディジタル信号に
オーバヘッド信号として、重畳して伝送するディジタル
伝送方式においては、受信端での重畳信号分離回路は、
たとえば、第３図に示すような構成により実現されてい
た。すなわち、高速伝送路信号は、高速伝送路の１フレ
ームの時間に相当するビット数（ｎ）の長さのシフトレ
ジスタ３に常時書き込まれ、ちょうど重畳されている低
速信号のデータがシフトレジスタ３に入っているタイミ
ングで１フレーム毎にラッチ回路６にラッチされる。ｎ
ビットのラッチ６のデータは、低速信号クロックとフレ
ームパルスから、タイミング発生回路７で作られるタイ
ミング信号を用いて、ｎ：１マルチプレクサ８により、
滑らかに直列化されて低速データ信号が分離される。

発明が解決しようとする課題 しかしながら、この従来の重畳信号分離回路では、回路
構成が、複雑であり、回路規模が大きいという課題があ
った。

本発明は従来の上記実情に鑑みてなされたちのであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能とした新規な重畳信号分離回路を
提供することにある。

課題を解決するための手段 上記目的を達成する為に、本発明に係る重畳信号分離回
路は、高速伝送路信号中の低速重畳信号を書き込むｎビ
ットのシフトレジスタと、このシフトレジスタのクロッ
クとして使用される高速伝送路クロックと低速重畳信号
クロックの内一方を選択する回路と、前記低速重畳信号
クロックにより前記シフトレジスタから低速重畳信号を
読み出すリタイミング回路とを備えている。

実施例 次に本発明をその好ましい一実施例について、図面を参
照して具体的に説明する。

第１図は本発明の一実施例を示す回路ブロック構成図で
ある。

第１図を参照するに、高速伝送路クロックｂとフレーム
信号ｄを用いて、タイミング発生回路２により高速伝送
路のフレームの内、重畳信号の入っている部分と主信号
の入っている部分とを識別するセレクタ切換信号ｅが作
られる。このセレクタ切換信号ｅにより、２：１セレク
タ１が高速伝送路り、ロックｂを選択して出力している
間に、高速伝送路信号ａ中の低速重畳信号は、ｎビット
シフトレジスタ３に書き込まれる。ｎビットシフトレジ
スタ３の出力を入力とするリタイミング回路４は、低速
信号クロックＣで駆動されているために、リタイミング
回路４の出力はこの間更新されない。続いて、２：１セ
レクタ１が低速信号クロックＣ側に切り換わり、再び、
高速伝送路クロックｂ側に切り換わるまでの間にｎビッ
トシフトレジスタ３の内容は、リタイミング回路４を経
由して、低速信号クロックＣで読み出され、滑らかな低
速信号が分離される。

第２図は、ｎ＝４の場合の第１図における各部の信号波
形図である。

発明の効果 以上、説明したように、本発明によれば、高速伝送路信
号に重畳されている低速信号は、直並列、並直列変換を
経ることなく、分離しているので、従来の方法に較べて
回路規模が小さくなるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図に示した一実施例の各部における信号波形図
、第３図は従来技術による構成例を示すブロック図であ
る。 １・・・２：１セレクタ、２・・・タイミング発生回路
、３・・・ｎビットシフトレジスタ、４・・・リタイミ
ング回路、５・・・タイミング発生回路、６・・・ｎビ
ットラッチ、７・・・タイミング発生回路、８・・・ｎ
：１マルチプレクサ 特許出願人　　　日本電気株式会社 代　理　人　　　弁理士熊谷雄太部 第３ＷＪ

Claims (1)

【特許請求の範囲】
1. １フレーム当りｎ（ｎは任意の自然数）ビットの重畳信
   号を集中配置するフレーム構成を持つディジタル伝送方
   式において、受信端にｎビットのシフトレジスタと、こ
   のシフトレジスタのクロックとして使用される高速伝送
   路クロックと低速重畳信号クロックの内一方を選択する
   回路と、前記低速重畳信号クロックにより前記シフトレ
   ジスタから低速重畳信号を読み出すリタイミング回路と
   を有することを特徴とする重畳信号分離回路。