KR100204062B1 - 저속 데이타 프레임 위상 정렬기 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

저속에서 프레임 위상 정렬 가능한 프레임 위상 정렬기.

2. 발명이 해결하려고 하는 기술적 과제

위상 정렬기와 직렬 변환기에 입력되는 제어 신호(EN, RD)의 주파수를 낮추고, 글리치(Glitch)가 발생하지 않도록 하며, 위상 정렬과 신호가 복원되는 직렬 변환과정이 기준 클럭(CKr)에 동기 되도록 함.

3. 발명의 해결방법의 요지

상대적으로 저주파의 어드레스 신호 발생이 가능한 Johnson 계수기(4,5)를 이용하였으며, 또한, 계수기(4,5)의 어드레스 신호를 직접적으로 이용하지 않는 대신, 글리치(Glitch)가 없는 1비트의 저주파 제어 신호를 이용한 동기식 위상 정렬기(8,9) 및 직렬 변환기(12,13)를 이용함으로써, 별도의 데이터 재생 과정이 필요 없도록 하였다.

4. 발명의 중요한 용도

교환기 또는 중계기 내의 위상 정렬장치에 적용된다.

Description

저속 데이타 프레임 위상 정렬기

본 발명은 저속에서 수신 데이터의 프레임 위상을 기준 프레임 신호의 프레임 위상에 정렬시키고, 동기식 다중화기인 병렬/직렬(Parallel-to-Serial; P/S) 변환기를 이용함으로써, 별도의 데이타 재생 과정이 필요 없는 데이터 프레임 위상 정렬기에 관한 것이다.

본 발명은 교환기 또는 중계기와 같은 통신 시스템내에서, 입력 링크상의 수신 데이터 프레임 위상을 기준 프레임 신호의 프레임 위상에 위상 정렬시키는 디지틀 신호 처리에 관한 기술이다.

종래의 데이터 프레임 위상 정렬기에서는, 시프터 레지스터를(S/P 변환기)사용하여 수신 데이터(Di) 및 기준 프레임 신호(FPr)를 병렬로 변환한후, 이진 계수기(Binary Counter)의 어드레스를 이용하여, 수신 프레임의 병렬 신호들을 기준 프레임 신호(FPr)의 프레임 위상(Fr)으로 지연시키고, 비동기 다중화기를 이용하여 이들을 다중화함으로써, 기준 프레임 신호의 프레임 위상에 수신 데이터의 프레임 위상을 정렬시키는 방식을 사용하고 있다.

이러한 방식에서는, 필연적으로, 비동기 다중화기에 연결되는 이진 계수기의 고주파 어드레스 신호의 스큐(Skew)로 인하여, 복원된 다중화기의 출력 신호에 지터가 발생하기 때문에 부가적인 데이터 재생과정이 필요하게 된다.

본 발명에서는 별도의 재생기를 사용하지 않고, 상기의 문제점을 근원적으로 해결하기 위한 것으로, 위상 정렬기와 직렬 변환기에 입력되는 제어 신호(EN, RD)의 주파수를 낮추고, 글리치(Glitch)가 발생하지 않도록 하며, 위상 정렬과 신호가 복원되는 직렬 변환과정이 기준 클럭(Ckr)에 동기되도록 한 프레임 위상 정렬기를 제공하는데 그 목적이 있다.

제1도는 프레임 위상 정렬기의 입출력 신호관계도.

제2도는 프레임 위상 정렬기의 입출력 타이밍도.

제3도는 프레임 위상 정렬기의 세부 구성도.

제4도는 n/2 비트 Johnson 계수기 입출력 타이밍(n=8)도.

제5도는 프레임 위상 정렬기의 타이밍도.

상기 목적을 달성하기 위해 본 발명은, 수신데이터를 벙렬신호로 역다중화하여 제1쓰기 제어신호에 따라 수신클럭에 동기시켜 출력하는 제1병렬 변환기와, 수신되는 기준 프레임을 병렬 신호로 역다중화하여 제1쓰기 제어신호에 기준 클럭에 동기시켜 출력하는 제2병렬 변환기와, 상기 제1병렬 변환기에 제공되는 수신클럭에 의해 구동되어 입력되는 제1프레임 신호를 계수하여 출력하는 제1 n/2 비트 동기식 계수기와, 상기 기준클럭에 의해 구동되어 입력되는 제2프레임 신호를 계수하여 출력하는 제2 n/2비트 동기식 계수기와, 상기 제1 n/2 비트 동기식 계수기의 출력을 입력받아 상기 제1병렬변환기에 제1쓰기 제어신호를 제공하는 제1쓰기 제어신호 발생기와, 상기 제2 n/2 비트 동기식 계수기의 출력을 입력받아 상기 제2병렬변환기에 제2쓰기 제어신호를 제공하는 제2쓰기 제어신호 발생기와, 상기 제1병렬변환기의 출력을 입력받아 위상 제어신호에 따라 기준클럭에 동기시켜 출력함으로써 수신 데이터의 위상을 정렬시키는 제1위상 정렬기와, 상기 제2병렬변환의 출력을 입력받아 위상 제어신호에 따라 기준 클럭에 동기시켜 출력함으로 프레임의 위상을 정렬시키는 제2위상 정렬기와, 상기 제2 n/2비트 동기식 계수기의 출력을 입력받아 상기 제1 및 제2위상 정렬기에 위상 제어신호를 제공하는 위상 제어신호 발생기와, 상기 제1위상 정렬기의 출력인 위상 정렬된 수신데이터를 입력받아 읽기 제어신호에 따라 저장 및 직렬 데이터로 변환하여 기준클럭에 동기시켜 출력하는 제1직렬변환기와, 상기 제2위상 정렬기의 출력인 위상 정렬된 프레임을 입력받아 읽기 제어신호에 따라 저장 및 직렬 데이터로 변환하여 기준클럭에 동기시켜 출력하는 제2직렬변환기, 및 상기 제2 n/2비트 동기식 계수기의 출력을 입력받아 상기 제1 및 제2직렬변환기에 읽기 제어신호를 제공하는 읽기 제어신호 발생기를 구비한 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.

본 발명은 제1도와 같은 입출력 신호 관계를 갖는 프레임 위상 정렬기(1)로서, 제3도와 같이, 1-to-n 병렬 변환기(Serial-to-Parallel Converter; 2, 3), n/2 비트 Johnson 계수기(4, 5), 위상 정렬기(8, 9), 쓰기 제어 신호 발생기(6, 7), 위상 정렬 제어 신호 발생기(10), 읽기 신호 발생기(11), n-to-1 직렬 변환기(Parallel-to-Serial Converter; 12, 13)을 구비한다.

본 발명을 구성하는 각 구성요소의 구성 및 동작을 상세히 살펴보면, 다음과 같다.

1-to-n 병렬 변환기(1-to-n Serial-to-Parallel Converter)(2,3)는 제2도에 도시된 것과 같은 클럭 CKi, CKr에 동기되어, 입력단 Si로 각각 들어오는 수신 데이터 Di, 기준 프레임 FPr를 제5도에서와 같이, 신호 폭이 nT가 되는 n 비트의 병렬 신호 Di,_(n-1:0)±/n, FPr/n으로 역다중화한 후, OE단으로 입력되는 신호가 0일 때, CKi, CKr에 동기시켜 n 비트 병렬 출력 P_(n-1:0)으로 각각 제공한다. OE단으로 입력되는 쓰기 제어 신호 WRi, WRr은 Jhonson 계수기(4, 5)의 클리어단(Clr)으로 입력되는 프레임 신호 FPi,_±,FPr에 각각 위상 동기되어, 그 주기가 nT로써, 제4도에 나타낸 위상 관계를 가진다.

즉, WRi, WRr은 계수기(4,5)의 출력 어드레스 신호 CP_(7:0)가 (1E)H일 때, 0이 되며, CP_(7:4)가 (OF)_H이 됨과 동시에 Di,_(n-1:0)/n, FPr/n을 클럭 CKi, CKr에 동기시켜 P_(n-1:0)로 각각 출력한다.

1-to-n 병렬 변환기(2,3)의 출력 P_(n-1:0)는 위상 정렬기(8, 9)의 입력 D_(n-1:0)으로 1-1 대응 연결된다. 1-to-n 병렬 변환기(3)의 경우는, 프레임 신호 FPr을 처리하기 때문에 Po를 제외한 P1, P2. . .,P(n-1)의 값은 항상 0이 되어 사용하지 않으며, Po만 위상 정렬기(9)의 입력 D에 제공한다.

n/2 비트 동기식 Johnson 계수기(4, 5)(n이 8인 경우를 도시하였음)는 각각 클럭 Cki, Ckr에 의해 구동되며, 클리어단(Clr)으로 입력되는 FPi, FPr에 의해, 출력 어드레스 신호 CP₀, CP₁.. . . ,CP₇의 주기가 갖는 위상이 동기된다. 즉, FPi, FPr을 기준으로 CP₀, CP₁,. . . .,CP₇각각의 상승 에지 및 하강 에지의 천이 위상은 제4도와 같이 T만큼 순서적으로 지연되어 나타나며, 각각의 주기는 듀티(Duty) 50%의 nT가 된다. 그리고, 제4도에 나타낸 바와 같이, CP₀=, CP₁=, CP₂=, CP3=의 상보 위상 관계를 가지므로, 실제 유효 어드레스 신호 수는 n/2 비트가 된다. 즉, CP₀, CP₁, CP₂, CP₃, 신호를 이용하여 CP₄, CP₅, CP₆, CP₇각각을 생성할 수 있기 때문에 n/2 비트의 계수기가 사용된다. (CP₀, CP₃), (CP₁, CP₄) 및 (CP₀, CP₇)을 제어 신호 발생기 7, 10, 11의 입력 a, b에 각각 연결하며, CP₂, CP₅, CP₆은 사용하지 않는다.

본 발명이 수신 데이터를 역다중화하여 복원하는 과정에서, 종래의 방식에 비해 개선된 지터 특성을 갖는 이유는, Johson 계수기 (4, 5)의 출력 어드레스 신호 CP₀, CP₁,. . . , CP₇의 주파수가 이진 계수기의 출력어드레스 신호에 비해 1/n로 줄어들기 때문에, 이들을 이용 할 경우, 2, 3, 8, 9, 12, 13의 제어 입력 OE, E, LD로 입력되는 제어 신호 WRi, WRr, EN, RD의 주파수 또한 작게 할 수 있다. 뿐만 아니라, 제4도에 나타낸 바와 같이,에는 1개 이상의 신호가 동시에 변화하지 않으므로, 서로 다른 2비트의 조합만으로도 한 주기(nT)내의 n개의 타임슬롯을 지시하는 글리치(Glitch)가 없는 제어 신호를 생성할 수 있다.

본 발명에서는, (CP₀, CP₃), (CP₀,CP₇)을 이용하여, 구간 β,δ에서 위상 제어 및 읽기 제어 신호 EN, RD를, (CP₁,CP₄)을 이용하여 WRi, WRr을 각각 생성한다.

쓰기 제어 신호 발생기(6,7)는 2-입력 NAND 게이트로 구현되며, 각각의 입력 (a,b)는 계수기 4, 5 의 출력(CP₁,CP₄)과 연결되고, 각각의 출력 Z는 병렬 변환기(2,3)의 OE단으로 연결된다. (제4도)에 나타낸 바와 같이, 위상 검출기(8,9)의 출력 신호인 WRi, WRr은 그 주기가 nT로써, Jhonson 계수기(4,5)의 클리어단(clr)으로 입력되는 프레임 신호 FPi,, FPr에 각각의 주기가 위상 동기된다. 즉 계수기(4,5)의 출력어드레스 신호(P_(7:0)가 (1E)_H인 시간 동안에만 0이 되어 병렬변환기(2,3)의 P_(n-1:0), P₀의 값이 변화하고,나머지 (n-1)T 구간에서는 1이 되어 그 값을 유지하게 된다.

위상 정렬기(8,9)는 제어 신호 E가 있는 D-플립플롭으로 구현되며, E가 0일 때, D로 들어오는 데이터를 기준 클럭 CKr에 동기시켜 Q로 출력한다. E가 1일 때는 이전의 값을 유지한다. 위상 정렬기(8)는 병렬화된 수신 데이터 D_i,_(n-1)±/n의 위상을 정렬하며, 또 다른 위상정렬기(9)는 병렬화 된 기준 프레임 FPr/n의 위상을 정렬한다. 각각의 출력 신호 Q_(n-1:0), Q는 직렬 변환기(12,13)의 입력단인 P_(n-1:0), P₀로 연결 된다.

위상 및 읽기 제어 신호 발생기(10,11)는 2-입력 NAND 게이트로 구현되며, 가각의 입력(a,b)는 계수기(5)의 출력(CP₀,CP₇), (CP₀, CP₃)과 연결되고, 각각의 출력 Z는 위상 정렬기(8,9)의 제어단인 E단, 직렬 변환기(12,13)의 LD로 각각 연결 된다. (제4도)에 나타낸 바와 같이, 출력 신호인 EN, RD는 그 주기가 nT로써, Jhonson 계수기(5)의 클리어단(Clr)으로 입력되는 프레임 신호 FPi ,, FPr에 각각의 주기가 위상 동기된다. 즉, 위상 제어 신호 EN은 계수기(5)의 출력 어드레스 신호 CP_(7:0)가 (F0)_H인 시간 동안 0이 되고, 그 값이 (78)_H로 천이하는 순간에 위상 제어기(8,9)의 입력 D_(n-1:0), D₀의 값이 위상 정렬되어 출력 Q_(n-1:0),Q₀에 나타나며, 나머지 (n-1)T 구간에서는 그 값을 유지하게 된다. 반면에, 읽기 제어 신호 RD는 계수기(5)의 출력 어드레스 신호 CP_(7:0)가 (OF)_H인 시간 동안 0이 되어 직렬 변환기 (12,13)의 입력 P_(n-1:0), P₀의 값이 직렬 변환되어 nT 구간에 나타난다. 제4도에 나타낸 바와 같이, EN에 의해 위상 정렬기(8,9)에서 위상 정렬된 출력 신호 Di,_(n-1:0)/n',FPr/n'는, EN으로부터 nT/2의 위상 여유를 갖는 RD에 의해n-to-1 직렬변환기(12,13)에서 CKr에 안정적으로 동기 직렬 변환된다.

n-to-1 직렬 변환기(n-to-1 Parallel-to-Serial Converter)(12,13)에서의 n-to-1 직렬 변환 과정은 nT 시간 구간에 P_(n-1:0)의 병렬 신호를 직렬로 균등하게 배분하는 과정이므로, So로 출력되는 신호의 폭은, P_(n-1:0)의 신호 폭에 비해 1/n로 줄어든 T가 된다. 따라서, 제3도와 같이, 기준 클럭 CKr에 공통으로 동기되어, 병렬입력 P_(n-1:0), P₀로 들어오는 위상 정렬된 병렬 데이터D_i,_(n-1:0)/n, 병렬 프레임 FPr/n를, 제5도와 같이, LD로 입력되는 읽기 제어 신호 RD가 0일때, 병렬 저장하고, RD가 1일 때 이들을 순차적으로 신호 폭이 T가 되는 직렬 신호 Do, FP₀로 변환하여 So로 출력한다. 직렬변환기(13)의 경우는 , 1 비트의 프레임 신호 FPr/n을 처리하기 때문에 P₀를 제외한 P₁, P₂...,P_n-1의 값은 항상 0으로 유지되고, 연결되지 않는다.

본 발명에서 제안된 프레임 위상 정렬기는, 제2도에서 나타낸 바와 같이, 정렬기 출력에서 수신 데이터(Do)의 프레임 비트(Fi)의 위상(θ_D)이, 기준 프레임 신호(FP₀)의 프레임 비트(Fr)의 위상(θ_FP)과 일치되게 한다. (θ_D(Do=Fi) CKr= θ_FP(FPo=Fr) 그리고, 프레임 위상 정렬이 가능한 FPr와 FPi간의 최대 허용 편차가(θ_±) FPr를 중심으로 ((n/2)-1)T로 제한된다.

예를 들어, n=8일 경우, 최대 허용 편차는 3T가 되며, 병렬 변환기(2,3)의 출력 D_i,_(n-1:0)±/n, FPr/n 각각은 항상 서로 중첩되는 구간 α,β가 존재하게 된다.

본 발명에서는, β 구간에서, 위상 정렬기(8,9)의 LD에 입력되는 위상 제어 신호 발생기(10)의 출력 EN이 0이 되도록 하여(즉, EN_θ=β=0), D_i,_(n-1:0)±/n, FPr/n 각각이 공통된 기준 클럭 CKr에 의해 안정적으로 샘플링된 위상 정렬 신호 D_i,_(n-1:0)/n', FPr/n'을 각각 생성하게 한다. 위상제어신호발생기(10)의 EN에 의해 D_i,_(n-1)/n', FPr/n'가 위상 정렬되면, EN의 위상 정렬 순간으로부터 nT/2, 위상 여유를 갖는 읽기 제어 신호 발생기(11)의 출력 RD에 의해, D_i,_(n-1:0)/n, FPr/n가 직렬 변환기(12,13)의 CKr에 동기되어 병렬 저장된 후, 직렬 변환된다.

이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환,변형 및 변경이 가능하므로, 전술한 실시예 및 도면에 한정되는 것이 아니다.

따라서, 상기와 같이 구성되어 동작하는 본 발명은 다음과 같은 효과가 있다.

첫째, 본 발명에서 고안한 프레임 위상 정렬 방식은 위상 정렬을 제어하는 위상 정렬기(8, 9)와 신호를 복원하는 직렬 변환기(12, 13)에 연결되는 제어 신호 발생기(10, 11)의 출력 신호 EN, RD의 주파수가 낮고 글리치(Glitch)가 발생하지 않기 때문에, 저속에서 안정적으로 위상 정렬과 신호의 복원이 가능하며, 둘째, 위상 정렬코자 하는 수신 데이터와 기준 프레임이 직렬변환기(12, 13)에 의해 복원될 때까지, 일관되게 기준 클럭 CKr에 동기되어 동작함으로, 별도의 신호 재생 과정이 필요 없다.

Claims (4)

1. 수신 데이터를 병렬 신호로 역다중화하여 제1쓰기 제어신호에 따라 수신클럭에 동기시켜 출력하는 제1병렬 변환기(2)와, 수신되는 기준 프레임을 병렬신호로 역다중화하여 제2쓰기 제어신호에 기준 클럭에 동기시켜 출력하는 제2병렬 변환기(3)와, 상기 제1병렬 변환기(2)에 제공되는 수신클럭에 의해 구동되어 입력되는 제1프레임 신호를 계수하여 출력하는 제1 n/2 비트 동기식 계수기(4)와, 상기 기준클럭에 의해 구동되어 입력되는 제2프레임 신호를 계수하여 출력하는 제2 n/2 비트 동기식 계수기(5)와, 상기 제1 n/2 비트 동기식 계수기(4)읠 출력을 입력받아 상기 제1병렬변환기에 제1쓰기 제어신호를 제공하는 제1쓰기 제어신호 발생기(6)와, 상기 제2 n/2 비트 동기식 계수기(4)의 출력을 입력받아 상기 제2병렬변환기에 제2쓰기 제어신호를 제공하는 제2쓰기 제어신호 발생기(6)와, 상기 제1병렬변환기의 출력을 입력받아 위상 제어신호에 따라 기준클럭에 동기시켜 출력함으로 수신 데이터의 위상을 정렬시키는 제1위상 정렬기(8)와, 상기 제2병렬변환기의 출력을 입력받아 위상 제어신호에 따라 기준 클럭에 동기시켜 출력함으로 프레임의 위상을 정렬시키는 제2위상 정렬기(9)와, 상기 제2 n/2비트 동기식 계수기(5)의 출력을 입력받아 상기 제1 및 제2위상 정렬기(8, 9)에 위상 제어신호를 제공하는 위상 제어신호 발생기(10)와, 상기 제1위상 정렬기(8)의 출력인 위상 정렬된 수신데이터를 입력받아 읽기 제어신호에 따라 저장 및 직렬 데이터로 변환하여 기준클럭에 동기시켜 출력하는 제1직렬변환기(12)와, 상기 제2위상 정렬기(9)의 출력인 위상 정렬된 프레임을 입력받아 읽기 제어신호에 따라 저장 및 직렬 데이터로 변환하여 기준클럭에 동기시켜 출력하는 제2직렬변환기(13), 및 상기 제2 n/2 비트 동기식 계수기(5)의 출력을 입력받아 상기 제1 및 제2직렬변환기(12, 13)에 읽기 제어신호를 제공하는 읽기 제어신호 발생기(11)를 구비한 것을 특징으로하는 저속 데이터 프레임 위상 정렬기.
2. 제1항에 있어서, 상기 제1 및 제2쓰기 제어신호 발생기(6,7) 각각은 2-입력 NAND 게이트로 이루어지는 것을 특징으로 하는 저속 데이터 프레임 위상 정렬기.
3. 제1항에 있어서, 상기 제1 및 제2위상 정렬기(8,9) 각각은 제어단(E)을 구비한 D 플립플롭으로 이루어지는 것을 특징으로 하는 저속 데이터 프레임 위상 정렬기.
4. 제1항에 있어서, 상기 위상 제어신호 발생기(10) 및 읽기 제어신호 발생기(11) 각각은, 2-입력 NAND 게이트로 이루어지는 것을 특징으로 하는 저속 데이터 프레임 위상 정렬기.