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JPH0411957B2 - - Google Patents

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Publication number
JPH0411957B2
JPH0411957B2 JP12777284A JP12777284A JPH0411957B2 JP H0411957 B2 JPH0411957 B2 JP H0411957B2 JP 12777284 A JP12777284 A JP 12777284A JP 12777284 A JP12777284 A JP 12777284A JP H0411957 B2 JPH0411957 B2 JP H0411957B2
Authority
JP
Japan
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data
memory
read
identifier
logical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP12777284A
Other languages
English (en)
Other versions
JPS618798A (ja
Inventor
Norihiko Iida
Kazuhide Kawada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP59127772A priority Critical patent/JPS618798A/ja
Priority to US06/747,610 priority patent/US4780855A/en
Publication of JPS618798A publication Critical patent/JPS618798A/ja
Publication of JPH0411957B2 publication Critical patent/JPH0411957B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
（産業上の利用分野） 本発明は不揮発性記憶装置に関し、特に、書き
込み回数に制限のある不揮発性記憶素子を使用し
た不揮発性記憶装置に関する。 （従来技術） 現在、不揮発性記憶素子としては、磁気を使用
したものと、電荷の保持を利用したものが主とし
て実用化されている。前者は、書き変え回数に実
用上ほとんど制限がないという特徴はあるもの
の、形状が大きくなり、又、他の回路と同一の集
積回路上に実現するのが困難であるという欠点が
ある。又、後者の集積回路化は容易であるが、現
時点では、書き込み回数に制限があり、書き込み
回数の少ない分野にしか応用されていない。 （発明の目的） 本発明の目的は、かかる実状にかんがみて、後
者の電荷の保持を利用した様な、書き込み回数に
制限のある記憶素子を使用し、その記憶装置とし
ての書き込み回数を記憶素子のそれよりも多くす
る事ができる不揮発性記憶装置を提供する事にあ
る。 （発明の構成） 本発明の不揮発性記憶装置は、データを記憶す
るための任意ビツト長の複数語の第１の不揮発性
メモリと、該第１の不揮発性メモリの各語に対応
させられ識別子として使用される第２の不揮発性
メモリとを具備する事から構成される。 （本発明の原理） 第１図は本発明の原理を説明するための原理図
である。データ・メモリ１１は、ｗビツトで構成
された不揮発性メモリでデータを記憶する。識別
子１２は、データ・メモリ１１に対応付けられデ
ータ・メモリ１１と同様の不揮発性メモリで構成
されている。このデータ・メモリと識別子が対に
なつたものをデータ・セグメントと呼び、データ
セグメントのｎ＋１個づつの集合を論理メモリと
呼び事にする。第１図の原理図では、ｍ＋１個の
論理メモリ２０，２１，…，２ｍで構成される不
揮発性記憶装置が示されている。ここで、データ
メモリの集合が第１の不揮発性メモリ１３を、識
別子の集合が第２の不揮発性メモリ１４を構成す
る。 この第１図の本発明の不揮発性記憶装置は、そ
の外部からはｗビツトのメモリがｍ＋１アドレス
分ある様に見える。この記憶装置は初期の状態で
はそれぞれの論理メモリの０番目のデータ・セグ
メントの識別子だけに、例えば“１”が書き込ま
れ、その他の識別子には例えば“０”が書き込ま
れている。 今、この様な初期化されている状態の論理メモ
リ２０にデータを書き込む場合を説明する。論理
メモリ２０にデータを書き込む場合、まずそのデ
ータ・セグメントを順次読み出し、識別子に
“１”が書き込まれているデータ・セグメントを
探す。今の場合は、データ・セグメント１５の識
別子１２にのみ“１”が書き込まれている。“１”
の書き込まれているデータ・セグメントがみつか
ると、そのデータ・セグメントを識別子を含めて
消去する。この時点で識別子１２の内容は“０”
となる。この動作に続いてその次のデータ・セグ
メント１８のデータ・メモリ１７に書き込むべき
データを書き込み、それに対応する識別子１６に
“１”を書き込む。この点で識別子に“１”が書
かれているのは、データ・セグメント１８だけに
なる。 この状態で論理メモリ２０からデータを読み出
すには、書き込む場合と同様に識別子“１”が書
かれているデータ・セグメントをみつけだし、そ
のデータ・メモリの内容を読み出せばよい。今の
場合は、識別子１６に“１”が書き込まれている
のでデータ・メモリ１７のデータを読み出せばよ
い。読み出す場合は、識別子の操作は行わない。 この様に書き込む場合は、識別子が“１”のデ
ータ・セグメントをみつけ出しそれを消去してか
らその次のデータ・セグメントのデータ・メモリ
にデータを書き込むと同時にそのデータ・セグメ
ントの識別子に“１”を書き込み、読み出す場合
に識別子に“１”が書かれているデータ・セグメ
ントのデータ・メモリの内容を読み出す。書き込
む場合に、もし、ｎ番目のデータ・セグメントの
識別子に“１”が書かれていた場合には、ｎ番目
のデータ・セグメントを消去し、０番目のデータ
セグメントのデータ・メモリにデータを書き込み
その識別子に“１”を書けばよい。 こうする事により、不揮発性メモリに保償され
た書き込み回数がｌ回だとすれば、ｌ×（ｎ＋１）
回の書き込み回数が保償できる不揮発性記憶装置
が実現できる。 （実施例） 以下図面を参照しながら本発明の実施例の説明
を行う。 第２図は本発明の一実施例のブロツク図であ
る。コントローラ１００はマイクロプロセツサで
構成され、プログラム・メモリ１２０に対してア
ドレス・バス１０７上にアドレスを出力し、命令
バス１０６を介して命令を読み込み実行する。コ
ントローラ１００には、８ビツト×256語の不揮
発性メモリ（以下、NVRAMという。）１１０が
４ビツトの物理アドレス・バス１０４、８ビツト
の物理データ・バス１０５及びNVRAMリー
ド／ライト信号１０８、NVRAM消去信号１０
９を介して接続されている。コントローラ１００
は、外部とはデータ・リード／ライト信号１０
１、４ビツトの論理アドレス・バス１０２及び７
ビツトの論理データ・バス１０３を介して接続さ
れている。 次に本実施例の具体的動作を説明する。第１表
にNVRAM１１０のメモリ・マツプを示す。 NVRAM１１０は、その物理データ長８ビツ
トの最上位ビツトを識別子として使用され、下位
７ビツトをデータ・メモリとして使用される。つ
まりNVRAM１１０は１つの物理アドレスで１
つのデータ・セグメントを構成する。すなわち、
第１図に示す第１及び第２の不揮発性メモリを構
成する。
【表】

Claims (1)

    【特許請求の範囲】
  1. １ １つの入力アドレスに対応して１つづつ設け
    られた複数の論理メモリと、前記入力アドレスに
    対応した１つの前記論理メモリに対する書込み・
    消去・読出しを制御するコントローラとを有し、
    前記論理メモリはデータを記憶するための任意ビ
    ツト長の複数語を有する書込み・消去・読出し可
    能な読出専用の第１の不揮発性メモリと前記第１
    の不揮発性メモリの各語に対応させられ識別子と
    して使用される書込み・消去・読出し可能な読出
    専用の第２の不揮発性メモリとから成るデータセ
    グメントを所定数含んでなり、前記コントローラ
    はデータ読出し時には前記入力アドレスに対応し
    た１つの前記論理メモリ内の１つのデータセグメ
    ントの前記識別子に応じて前記第１の不揮発性メ
    モリからデータを読出し、データ書込時には前記
    入力アドレスに対応した１つの前記論理メモリ内
    の１つのデータセグメントの書込信号が供給され
    る前の前記第１および第２の不揮発性メモリのデ
    ータを消去するとともに、同一論理メモリ内の他
    のデータセグメントの前記第１および第２の不揮
    発性メモリにデータを書込むことを特徴とする不
    揮発性記憶装置。
JP59127772A 1984-06-21 1984-06-21 不揮発性記憶装置 Granted JPS618798A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP59127772A JPS618798A (ja) 1984-06-21 1984-06-21 不揮発性記憶装置
US06/747,610 US4780855A (en) 1984-06-21 1985-06-21 System for controlling a nonvolatile memory having a data portion and a corresponding indicator portion

Applications Claiming Priority (1)

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JP59127772A JPS618798A (ja) 1984-06-21 1984-06-21 不揮発性記憶装置

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JPS618798A JPS618798A (ja) 1986-01-16
JPH0411957B2 true JPH0411957B2 (ja) 1992-03-03

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JP59127772A Granted JPS618798A (ja) 1984-06-21 1984-06-21 不揮発性記憶装置

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