JPH0120514B2 - - Google Patents
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- Publication number
- JPH0120514B2 JPH0120514B2 JP11447983A JP11447983A JPH0120514B2 JP H0120514 B2 JPH0120514 B2 JP H0120514B2 JP 11447983 A JP11447983 A JP 11447983A JP 11447983 A JP11447983 A JP 11447983A JP H0120514 B2 JPH0120514 B2 JP H0120514B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- input
- predetermined level
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005055 memory storage Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はメモリに格納した複数ビツトのデータ
の指定したビツトのみに所定レベルまたはその反
転レベルを書込むようにしたメモリ書込み回路の
改善に関するものである。
の指定したビツトのみに所定レベルまたはその反
転レベルを書込むようにしたメモリ書込み回路の
改善に関するものである。
(2) 従来技術と問題点
従来、たとえば画面メモリに走査ライン毎に
“１”、“０”の２値データによりある図形を格納
しておき、入力レジスタに該図形と一部重複する
図形の２値データを格納してこれを画面メモリに
書込む場合、前者の“１”と後者の“１”が重な
る画素と、前者の“０”の位置に後者の“１”が
新たに書込まれる画素が存在する。
“１”、“０”の２値データによりある図形を格納
しておき、入力レジスタに該図形と一部重複する
図形の２値データを格納してこれを画面メモリに
書込む場合、前者の“１”と後者の“１”が重な
る画素と、前者の“０”の位置に後者の“１”が
新たに書込まれる画素が存在する。
何れにしても、画面メモリの２値データの各ビ
ツトに対し、入力レジスタの２値データのうちの
“１”に対応するビツトだけを書換えればよい。
これに対し、画面メモリの図形から所定部分を白
地とし（削除し）文字等を書込みたいような場合
には、白地に相当する図形を示す２値データの
“１”を反転して画面メモリの２値データの対応
するビツトを書換えればよい。
ツトに対し、入力レジスタの２値データのうちの
“１”に対応するビツトだけを書換えればよい。
これに対し、画面メモリの図形から所定部分を白
地とし（削除し）文字等を書込みたいような場合
には、白地に相当する図形を示す２値データの
“１”を反転して画面メモリの２値データの対応
するビツトを書換えればよい。
第１図ａ〜ｃはこのような場合の書込み方法を
データ例により示したものである。
データ例により示したものである。
同図ａは画面メモリ１に示した各ライン毎のデ
ータ２を示すものとし、これに入力レジスタのデ
ータ３を書込むものとする。
ータ２を示すものとし、これに入力レジスタのデ
ータ３を書込むものとする。
同図ｂ〜は前述の重複書込みの場合であ
り、のメモリのデータにの入力レジスタのデ
ータを重複するには、入力レジスタの“１”に対
応するメモリのビツトのみを“１”に書換え、
“０”に対応するメモリのビツトはそのまま残し、
の書換えメモリのデータが得られる。
り、のメモリのデータにの入力レジスタのデ
ータを重複するには、入力レジスタの“１”に対
応するメモリのビツトのみを“１”に書換え、
“０”に対応するメモリのビツトはそのまま残し、
の書換えメモリのデータが得られる。
これに対し同図ｃ〜は白地図形作成の場合
であり、のメモリのデータ中にの入力レジス
タのデータによる白地を作るには、入力レジスタ
のデータの“１”に対応するメモリのビツトのみ
を反転ビツト“０”に書換え、“０”に対応する
メモリのビツトはそのまま残し、の書換えメモ
リのデータが得られる。
であり、のメモリのデータ中にの入力レジス
タのデータによる白地を作るには、入力レジスタ
のデータの“１”に対応するメモリのビツトのみ
を反転ビツト“０”に書換え、“０”に対応する
メモリのビツトはそのまま残し、の書換えメモ
リのデータが得られる。
以上の書込みを実現する方法としては、従来は
処理装置（CPU）でプログラムによる処理を行
ない、これとメモリ、レジスタ間にアドレス、デ
ータの転送を行なつて読出し、書込みを行なつて
処理しているが、手順が複雑で処理時間がかかり
過ぎるという欠点があつた。
処理装置（CPU）でプログラムによる処理を行
ない、これとメモリ、レジスタ間にアドレス、デ
ータの転送を行なつて読出し、書込みを行なつて
処理しているが、手順が複雑で処理時間がかかり
過ぎるという欠点があつた。
(3) 発明の目的
本発明の目的はメモリに格納した複数ビツトの
データの指定したビツトのみに所定レベルまたは
反転レベルを書込むもので、とくに構成、手順を
簡単化したメモリ書込み回路を提供することであ
る。
データの指定したビツトのみに所定レベルまたは
反転レベルを書込むもので、とくに構成、手順を
簡単化したメモリ書込み回路を提供することであ
る。
(4) 発明の構成
前記目的を達成するため、本発明のメモリ書込
み回路は各ビツト位置にそれぞれ対応してメモリ
の格納位置が割当てられる複数のビツトのデータ
を保持する入力レジスタを具え、 前記データのうち所定レベルのデータを保持す
るビツト位置のデータのみを、当該ビツト位置に
対応して割当てられたメモリの格納位置に、前記
所定レベルかまたはその反転レベルを書込むメモ
リ書込み回路であつて、 前記入力レジスタのデータのうち、所定レベル
のデータを保持するビツト位置に対応して割当て
られたメモリの格納位置に対して書込み許可信号
を与えるための手段と、前記入力レジスタの各ビ
ツトにそれぞれ対応して設けられ当該ビツト位置
のデータが一方の入力として与えられ、その出力
が各ビツト位置に対応するメモリの格納位置に入
力される排他的論理和回路と、前記排他的論理和
回路の他方の入力に共通に接続されて成り、前記
メモリに前記入力レジスタの所定レベルのデータ
を重複して書込む場合、前記所定レベルの反転レ
ベルの信号が与えられ、前記メモリに前記入力レ
ジスタの所定レベルのデータを反転して書込む場
合、前記所定レベルの信号が与えられる信号線
と、を具えたことを特徴とするものである。
み回路は各ビツト位置にそれぞれ対応してメモリ
の格納位置が割当てられる複数のビツトのデータ
を保持する入力レジスタを具え、 前記データのうち所定レベルのデータを保持す
るビツト位置のデータのみを、当該ビツト位置に
対応して割当てられたメモリの格納位置に、前記
所定レベルかまたはその反転レベルを書込むメモ
リ書込み回路であつて、 前記入力レジスタのデータのうち、所定レベル
のデータを保持するビツト位置に対応して割当て
られたメモリの格納位置に対して書込み許可信号
を与えるための手段と、前記入力レジスタの各ビ
ツトにそれぞれ対応して設けられ当該ビツト位置
のデータが一方の入力として与えられ、その出力
が各ビツト位置に対応するメモリの格納位置に入
力される排他的論理和回路と、前記排他的論理和
回路の他方の入力に共通に接続されて成り、前記
メモリに前記入力レジスタの所定レベルのデータ
を重複して書込む場合、前記所定レベルの反転レ
ベルの信号が与えられ、前記メモリに前記入力レ
ジスタの所定レベルのデータを反転して書込む場
合、前記所定レベルの信号が与えられる信号線
と、を具えたことを特徴とするものである。
(5) 発明の実施例
本発明は、入力レジスタからEOR回路の一方
の入力を介してメモリに並列入力させ、他方の共
通入力に“０”または“１”のレベルを与え、ラ
イトイネーブル信号で指定したビツトに書込むも
のである。
の入力を介してメモリに並列入力させ、他方の共
通入力に“０”または“１”のレベルを与え、ラ
イトイネーブル信号で指定したビツトに書込むも
のである。
第２図は本発明の実施例の構成説明図である。
同図において、たとえば８ビツトの入力レジスタ
１１の各ビツトから並列に８個のEOR回路１２
の一方の入力を介してメモリ１０の各ビツトに入
力させるとともに、EOR回路１２の他の入力に
共通のフアンクシヨン選択（FSLCT）信号“０”
または“１”を与える。また、入力レジスタ１１
からの各ビツトをそれぞれ分岐し、８個のマルチ
プレクサ１３の一方の入力とし他方の入力に
“１”を入れ、各マルチプレクサ１３の出力をそ
れぞれ８個のAND回路１４の一方の入力に入れ
他方の入力にライトイネーブル（WE）信号を入
れ、これらのAND回路１４の出力をメモリ１０
の各ビツトに入れる。この場合のマルチプレクサ
１３に対し、マルチプレクサ選択（MSLCT）信
号を“０”とすると、マルチプレクサ１３をその
まま通過してWE信号によりメモリ１０に通常モ
ードのアクセスが行なわれる。
同図において、たとえば８ビツトの入力レジスタ
１１の各ビツトから並列に８個のEOR回路１２
の一方の入力を介してメモリ１０の各ビツトに入
力させるとともに、EOR回路１２の他の入力に
共通のフアンクシヨン選択（FSLCT）信号“０”
または“１”を与える。また、入力レジスタ１１
からの各ビツトをそれぞれ分岐し、８個のマルチ
プレクサ１３の一方の入力とし他方の入力に
“１”を入れ、各マルチプレクサ１３の出力をそ
れぞれ８個のAND回路１４の一方の入力に入れ
他方の入力にライトイネーブル（WE）信号を入
れ、これらのAND回路１４の出力をメモリ１０
の各ビツトに入れる。この場合のマルチプレクサ
１３に対し、マルチプレクサ選択（MSLCT）信
号を“０”とすると、マルチプレクサ１３をその
まま通過してWE信号によりメモリ１０に通常モ
ードのアクセスが行なわれる。
マルチプレクサ１３のMSLCT信号が“１”
で、EOR回路１２の入力FSLCT信号が“０”の
ときは、入力レジスタ１１の複数データのうちの
“１”ビツトに対してのみ、マルチプレクサ１３、
AND回路１４を介してWE信号をメモリ１０に
与えるとともに、EOR回路１２の入力“１”に
対してのみ“１”を出力し、メモリ１０の対応す
るビツトを書換える。EOR回路１２の入力“０
に対しては、マルチプレクサ１３、AND回路１
４によりWE信号をメモリ１０に与えないから書
換は行なわれない〔第１図ｂ参照〕 マルチプレクサ１３のMSLCT信号が“１”
で、EOR回路１２の入力FSLCT信号が“１”の
ときは、入力レジスタ１１の複数データのうちの
“１”ビツトに対してのみ、マルチプレクサ１３、
AND回路１４を介してWE信号をメモリ１０に
与えるとともに、EOR回路１２の入力“１”に
対してのみ“０”を出力し、メモリ１０の対応す
るビツトを書換える。EOR回路１２の入力“０”
に対しては、マルチプレクサ１３、AND回路１
４によりWE信号をメモリ１０に与えないから書
換えは行なわれない。〔第１図ｃ参照〕 (6) 発明の効果 以上説明したように、本発明によれば、入力レ
ジスタのデータの所定レベルのビツトに対し書込
み許可信号を与えるとともに、該データの各ビツ
トをそれぞれEOR回路の一方の入力を介してメ
モリデータの各ビツトに入力し、他方の入力を共
通にして２値レベルを切換えるものである。この
ようにメモリと入力レジスタの間にハードロジツ
クを設けることにより、メモリ内容に対し入力レ
ジスタの内容を重複したり削除したりすることが
簡単な構成、手順により高速に実現することが可
能となるものである。
で、EOR回路１２の入力FSLCT信号が“０”の
ときは、入力レジスタ１１の複数データのうちの
“１”ビツトに対してのみ、マルチプレクサ１３、
AND回路１４を介してWE信号をメモリ１０に
与えるとともに、EOR回路１２の入力“１”に
対してのみ“１”を出力し、メモリ１０の対応す
るビツトを書換える。EOR回路１２の入力“０
に対しては、マルチプレクサ１３、AND回路１
４によりWE信号をメモリ１０に与えないから書
換は行なわれない〔第１図ｂ参照〕 マルチプレクサ１３のMSLCT信号が“１”
で、EOR回路１２の入力FSLCT信号が“１”の
ときは、入力レジスタ１１の複数データのうちの
“１”ビツトに対してのみ、マルチプレクサ１３、
AND回路１４を介してWE信号をメモリ１０に
与えるとともに、EOR回路１２の入力“１”に
対してのみ“０”を出力し、メモリ１０の対応す
るビツトを書換える。EOR回路１２の入力“０”
に対しては、マルチプレクサ１３、AND回路１
４によりWE信号をメモリ１０に与えないから書
換えは行なわれない。〔第１図ｃ参照〕 (6) 発明の効果 以上説明したように、本発明によれば、入力レ
ジスタのデータの所定レベルのビツトに対し書込
み許可信号を与えるとともに、該データの各ビツ
トをそれぞれEOR回路の一方の入力を介してメ
モリデータの各ビツトに入力し、他方の入力を共
通にして２値レベルを切換えるものである。この
ようにメモリと入力レジスタの間にハードロジツ
クを設けることにより、メモリ内容に対し入力レ
ジスタの内容を重複したり削除したりすることが
簡単な構成、手順により高速に実現することが可
能となるものである。
第１図ａ〜ｃはメモリ書込み方法の一般説明
図、第２図は本発明の実施例の構成説明図であ
り、図中、１０はメモリ、１１は入力レジスタ、
１２はEOR回路、１３はマルチプレクサ、１４
はAND回路を示す。
図、第２図は本発明の実施例の構成説明図であ
り、図中、１０はメモリ、１１は入力レジスタ、
１２はEOR回路、１３はマルチプレクサ、１４
はAND回路を示す。
Claims (1)
- 【特許請求の範囲】 １ 各ビツト位置にそれぞれ対応してメモリ１０
の格納位置が割当てられる複数のビツトのデータ
を保持する入力レジスタ１１を具え、 前記データのうち所定レベルのデータを保持す
るビツト位置のデータのみを、当該ビツト位置に
対応して割当てられたメモリの格納位置に、前記
所定レベルかまたはその反転レベルを書込むメモ
リ書込み回路であつて、 前記入力レジスタのデータのうち、所定レベル
のデータを保持するビツト位置に対応して割当て
られたメモリの格納位置に対して書込み許可信号
を与えるための手段１３，１４と、 前記入力レジスタの各ビツトにそれぞれ対応し
て設けられ当該ビツト位置のデータが一方の入力
として与えられ、その出力が各ビツト位置に対応
するメモリの格納位置に入力される排他的論理和
回路１２と、 前記排他的論理和回路の他方の入力に共通に接
続されて成り、前記メモリに前記入力レジスタの
所定レベルのデータを重複して書込む場合、前記
所定レベルの反転レベルの信号が与えられ、 前記メモリに前記入力レジスタの所定レベルの
データを反転して書込む場合、前記所定レベルの
信号が与えられる信号線（FSLCT）と、を具え
たことを特徴とするメモリ書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114479A JPS607676A (ja) | 1983-06-25 | 1983-06-25 | メモリ書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114479A JPS607676A (ja) | 1983-06-25 | 1983-06-25 | メモリ書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607676A JPS607676A (ja) | 1985-01-16 |
| JPH0120514B2 true JPH0120514B2 (ja) | 1989-04-17 |
Family
ID=14638767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114479A Granted JPS607676A (ja) | 1983-06-25 | 1983-06-25 | メモリ書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607676A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343246U (ja) * | 1986-09-02 | 1988-03-23 | ||
| US4954988A (en) * | 1988-10-28 | 1990-09-04 | Rockwell International Corporation | Memory device wherein a shadow register corresponds to each memory cell |
| KR100303857B1 (ko) * | 1998-05-08 | 2002-04-24 | 홍탁 | 목재 마루 공법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5449824U (ja) * | 1977-09-13 | 1979-04-06 |
-
1983
- 1983-06-25 JP JP58114479A patent/JPS607676A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607676A (ja) | 1985-01-16 |
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