JPH0330301B2

JPH0330301B2 -

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Publication number: JPH0330301B2
Application number: JP56136381A
Authority: JP
Priority date: 1981-08-31
Filing date: 1981-08-31
Publication date: 1991-04-26
Also published as: JPS5837953A

Description

【発明の詳細な説明】本発明は、電界効果トランジスタ（FET）を
含む素子が集積形成された半導体層を絶縁層をは
さんで複数層積層して構成される積層半導体集積
回路装置に関する。

Ｎチヤネル素子とＰチヤネル素子を含む回路の
中で最も著明なものは相補型回路である。第１図
はその１例で３入力のCMOS NOR回路を示す。
６個のMOSFET−T₁，T₂，T₃及びT₁′，T₂′，
T₃′は３個の入力信号V₁，V_2，V₃によつて開閉
される。T₁，T₂，T₃はＮチヤネル、T₁′，T₂′，
T₃′はＰチヤネルのため、T₁，T₂，T₃が開のと
きはT₁′，T₂′，T₃′が閉、T₁′，T₂′，T₃′が開のと
きはT₁，T₂，T₃が閉となり、状態が遷移する瞬
間を除いて、V_DDからVssへの直流電流は流れな
い。すなわち電力消費は極めて少く、今後、LSI
が大規模化すればするほどますます重要となり
つゝある回路方式である。

従来このような回路を組むには、半導体たとえ
ばSiの表面上に素子を平面的に並べていた。第２
図はその１例で第１図の３入力CMOS NOR回路
のSi結晶表面上へのレイアウト図である。Ｎチヤ
ネルMOSFET素子もＰチヤネルMOSFET素子
も全て同一平面上に並べてあり、したがつて両種
の素子間の分離にはＰウエルという特別な方法を
用いている。すなわち、Ｎ型のSi結晶上に、ある
限定されたＰ型領域を作り、それをＰウエルと称
する。ＮチヤネルMOSFET−T₁〜T₃はＰウエル
内に作られ、ＰチヤネルMOSFET−T₁′〜T₃′は
もともとのＮ型Si表面に作られている。分離方法
としては逆も可能で、Ｐ型Si表面にＮウエルを作
り、Ｎウエル内にＰチヤネル素子、外にＮチヤネ
ル素子を作つても良い。

このような従来の集積回路には次のような欠点
がある。第１に、Si表面の面積を大きく消費する
ことである。第２に、多数の入力ラインが同一平
面上におかれるため、前段の回路の出力部との間
に長い配線を要することである。即ち、入力が１
本ならば、前段の回路と本回路を密接しておくこ
とができるが、入力が複数本になると、前段の回
路も複数個になり、当然ながら密接して配置する
ことはできない。必然的に配線は長くなり、単に
Si表面の面積を大きく消費するばかりでなく、信
号伝播の遅れのもとにもなつている。

なおここではCMOS回路を例にとつて説明し
たがＮチヤネルFETのみ、またはＰチヤネル
FETのみで構成された回路の場合も事情は同じ
てある。

本発明は上記の点に鑑み、FETを含む素子が
集積形成された半導体層を絶縁層をはさんで複数
層積層して高密度を図り、かつ上下に積層される
FETの配置を所定の関係に設定することで配線
長を短かくして信号伝播の遅れを小さくし、高性
能化を可能とした積層半導体集積回路装置を提供
するものである。

即ち本発明では、半導体層を絶縁層をはさんで
上下に積層して３次元的に回路を構成することが
基本である。この基本構成は既に従来からある考
え方であるが、本発明の特徴は、Ｎチヤネル
FETはＮチヤネルFET同士、ＰチヤネルFETは
ＰチヤネルFET同士が上下に重なるように積層
することにある。この場合更に、上下に重なる
FETがソース、ドレイン領域とソース、ドレイ
ン領域同士、ゲート領域とゲート領域同士が重な
るという具合に、素子配置を設定することが好ま
しい。これにより、ソースまたはドレイン領域、
あるいは両方それぞれを上下に直結することがで
きるという特徴が得られる。

本発明によつて、次のような利点が得られる。

第１に基板表面の消費面積が大幅に減少し、高
密度の集積回路が出来る。

第２に、上下の半導体層のコンタクトが同じ型
の層においてなされるため、結晶の不整合が少
く、良質の単結晶層が得られ、性能の高い素子が
形成できる。

第３に、下層の一部を種結晶として上層を形成
する場合、その種結晶で制御するべき単結晶領域
が比較的狭くて済み、無理なく単結晶化できるの
で、LSIとしての歩留も高くなる。

第４に多入力NOR回路などを組んだ場合、そ
れらの入力はそれぞれ異る層に設けることができ
るため、前段の回路ブロツクとの配線は容易であ
り、配線長を短かくして信号の伝播遅れを小さく
でき、また面積は小さくなり、回路の動作速度は
高くなる。

第５図に出力線、電源線も好みの層に設置する
ことができる。

第６としては、例えばメモリアレーを構成する
場合に、本発明によれば、各メモリセルを上下に
積層することが出来、ビツト線を上下に通すこと
ができるため、出力を多数とり出すことができ
る。この点は、１度に多数のメモリ内容を読み出
しが要求される今後のコンピユータ用には極めて
有用である。

以下本発明の実施例を説明する。

(1) CMOS NOR回路第３図は、本発明に基いて、第１図の３入力
CMOS NOR回路を構成した実施例の模式的構
成を示すものである。わかり易くするため絶縁
層は省略してある。半導体層は、〜の３層
の積層構造になつており、左側の３層のFET
−T₁，T₂，T₃がＮチヤネルMOSFETである。
この３個のFETはソース側（内側）、ドレイン
側（手前）ともに上下に配線層１，２，３，４
につながれており、最上層のソース側から
Vss電源ラインがとり出されている。右側の３
層のFET−T₁′，T₂′，T₃′はＰチヤネル
MOSFETで、最下層は手前がソース、中間
層は内側がソース、最上層は手前がソース
となつており、最下層のドレインと中間層
のソース、中間層のドレインと最上層のソ
ースがそれぞれ配線層５，６で上下につながれ
ている。最上層のドレイン側からはV_DD電源
ラインがとり出されている。Ｎチヤネル側もＰ
チヤネル側も同じ導電型層が上下に重なるよう
に積層されているのが特徴である。Ｎチヤネル
側とＰチヤネル側は最下層で結ばれている。
即ち、最下層のＮチヤネルMOSFET−T₃の
ドレインとＰチヤネルMOSFET−T₃のソース
とが配線層７により結ばれているわけである。

入力V₁，V₂，V₃は各層に配分され、それぞ
れ、T₁とT₁′、T₂とT₂′、T₃とT₃′のゲートに
結ばれている。出力部V₀は中間層のＮチヤ
ネルMOSFET−T₂のドレインからとり出され
ているが、これは必要に応じて最上層から
も、また最下層からもとり出すことができ
る。またVssラインも最上層ではなく、中間
層や最下層に置くことも可能である。

本実施例により、第２図の従来例に比べ、同
じ設計基準を用いた場合に、Si表面の占有面積
は1/2以下に減少する。入力数がもつと多い場
合はこの効果はさらに絶大であり、それに基い
て配線も短かくなり信号の伝達時間も面積の平
方根に比例して減少し、高速化が達成できる。

第４図は上記実施例の具体的な断面構造の一
部を示したものである。ＮチヤネルMOSFET
がソース、ドレイン、ゲートを揃えて重ねられ
ている。絶縁層８はたとえばSiO₂である。ソ
ース、ドレインそれぞれが配線層１〜４により
上下につながれており、この部分を種結晶とし
て順次各層のFETを形成すべきSi単結晶層が
形成される。種の部分と同じ導電型層をまず成
長させるため、成長が容易であり、良質の結晶
を得易いという利点がある。しかも１個の種結
晶が制御すべき領域は極めて狭い範囲で済むの
で、単結晶化は容易であり、ICとしての歩留
も大幅に改善される。それでいてゲート下のチ
ヤネル部は種から若干離れているためしきい電
圧の制御も容易である。

上記実施例と同様にしてNAND回路を構成
することも容易にできる。

(2) アドレスデコーダ回路第５図は、本発明に基いて、４入力のアドレ
スデコーダ回路を構成した実施例の概略図であ
る。回路は８層の半導体層の積層構造になつて
いる。NOR₁，NOR₂，NOR₃，…はそれぞれ
４入力のNOR回路で、たとえばCMOSで構成
する場合には、実施例(1)の第３図にもう一層積
み重ねた構造になる。ただし、本実施例の場合
には、８層のうち、ある選択された４層に
FETが形成され、その他の層は空位となつて
いる。

A₁，A₂，A₃，A₄がアドレス入力で、₁，
A₂，₃，₄はその逆である。この８個が、８
層のそれぞれに配分され、NOR₁，NOR₂，…
の対応する層のゲートに、空位を除いて、つな
がれている。たとえば、NOR₁はアドレス
（A₁，A₂，A₃，A₄）が（０、０、０、０）の
ときに１を出力するようにきめるとすると、
NOR₁はA₁，A₂，A₃，A₄に相当する４層に
FETをもつており、他の４層の相当する場所
は空位となつている。次に、NOR₂はアドレス
（０、０、０、１）のときに１を出力するよう
にきめるとすると、NOR₂はA₁，A₂，A₃，₄
に相当する４層にFETをもつており、他の層
の相当する場所は空位となつている。以下同様
にして、NOR₃，NOR₄，…の構造が決められ
る。

各NOR回路は先の実施例(1)の第３図で示し
たように左側がドライバFETの積層になつて
いるため、そのソース、ドレインは上下に結ば
れている。したがつて出力はどの階層からもと
り出すことができる。第５図では手前側がドラ
イバFETのドレイン側となつており、全ての
階層から出力O₁，O₂，…をとり出した場合を
示してある。

本実施例によつても、基板面積の減少、信号
伝播の高速化、良質の結晶成長による回路特性
の向上や歩留り向上などの効果が得られる。

(3) CMOSスタテイツクメモリ回路第６図は本発明に基いて、CMOSスタテイ
ツクメモリを構成した実施例の概略図である。

（ｍ，ｎ）（ｍ＝１、２、…；ｎ＝１、２、
…）でメモリセルを表わすと、（１，ｎ），（２，
ｎ），…が上下に重なつている。Wm（ｍ＝１、
２、…）はワード線で、W₁は最上層、W₂はそ
の次の層、…という具合に配線されている。
Bn，（ｎ＝１、２、…）はビツト線で、上
下に重なつたメモリセル（１，ｎ），（２，ｎ）
…の入出力部に結ばれている。V_DDはHigh側電
線、VssはLow側電源線である。V_DD，Vssも
また上下に重なつたメモリセルに結ばれている
のが特徴である。

メモリセル内はCMOSフリツプフロツプの
両端に各１個のトランスフアゲートMOSFET
T₁₃，T₁₄をつけた、いわゆるスタテイツクメ
モリセルである。T₁₁，T₁₂，T₁₃，T₁₄はＮチ
ヤネルMOSFET、T₁₁′，T₁₂′はＰチヤネル
MOSFETである。第６図では各FETを記号で
示してあるが、構造的には同じ記号で表わされ
たFETは上下に丁度重なるように配列されて
いる。たとえば、T₁₁はセル（１，ｎ）内のも
のも、セル（２，ｎ）内のものも、セル（ｍ，
ｎ）内のものも、皆丁度層状に重なつており、
しかもドレイン領域はドレイン領域どうし、ソ
ース領域はソース領域どうし、ゲート領域はゲ
ート領域どうし丁度重なつているのである。し
かもいずれのFETもソースかドレインか、い
ずれか一方の端で上下に結ばれているのが特徴
である。

本実施例によれば、上下の層は同じ導電型層
の部分で結ばれているため、下層との連結部を
種結晶として上層の単結晶層を品質良く作るこ
とが容易であり、しかも各FETは必ず一端が
下層の種結晶の上にあるので、単結晶化率も良
く、キヤリア移動度も高い。またビツト線は極
めて短かくでき、配線による信号の伝播遅延を
きわめて小さくすることができ、メモリとして
のアクセスタイムを短かくできる。さらにこの
構造を横方向に展開し、メモリセリを多数並べ
ることにより、ビツト線を多数とり出すことが
できる。この点は、連想メモリなどのような、
１度に多数のメモリ内容の読み出しを要する用
途や、画像情報処理用などに極めて有用であ
る。

以上の実施例では、いずれもCMOS回路をと
りあげたがＮチヤネルMOS、ＰチヤネルMOS回
路でも同様に本発明を応用できる。またFETは
MOSFETばかりでなくMESFETでも応用可能
である。

また上記メモリ回路の実施例ではスタテイツク
RAMを示したが、同様にして、ダイナミツク
RAMやROMについても同様に構成することが
でき、同様の効果を上げることができる。

【図面の簡単な説明】

第１図はCMOS NOR回路を示す図、第２図は
このCMOS NOR回路をSi基板上に平面的に集積
形成したレイアウト図、第３図は同じくこの
CMOS NOR回路を３次元的に集積形成した本発
明の一実施例の模式的構成を示す図、第４図はそ
の一部の断面構造を示す図、第５図は本発明をア
ドレスデコーダに適用した実施例の模式的構成を
示す図、第６図は本発明をCMOSスタテイツク
メモリに適用した実施例の模式的構成を示す図で
ある。 T₁，T₂，T₃……ＮチヤネルMOSFET、T₁′，
T₂′，T₃′……ＰチヤネルMOSFET、，，
……半導体層、１〜７……配線層、８……絶縁
層、T₁₁，T₁₂，T₁₃，T₁₄……Ｎチヤネル
MOSFET、T₁₁′，T₁₂′……Ｐチヤネル
MOSFET、（１，ｎ），（２，ｎ），…（ｍ，ｎ）
……メモリセル。

Claims

【特許請求の範囲】１複数の電界効果トランジスタからなるメモリ
セルが集積形成された半導体層が絶縁層をはさん
で複数層積層されて構成され、上下に重なるメモリセル同士は、それぞれの素
子領域が互いに重なるように配列され、かつ、上下に重なるメモリセルの対応する端子を接続
する信号配線が前記半導体層と絶縁層の積層体を
上下に貫通して配設されている、ことを特徴とする積層半導体集積回路装置。