JPH0727968B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0727968B2 JPH0727968B2 JP63321147A JP32114788A JPH0727968B2 JP H0727968 B2 JPH0727968 B2 JP H0727968B2 JP 63321147 A JP63321147 A JP 63321147A JP 32114788 A JP32114788 A JP 32114788A JP H0727968 B2 JPH0727968 B2 JP H0727968B2
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路装置に関し、特に３層以上の
配線層を有して電源線を強化したスタンダードセル方式
の半導体集積回路装置に関する。
配線層を有して電源線を強化したスタンダードセル方式
の半導体集積回路装置に関する。
（従来の技術） 近年、年毎に半導体集積回路の回路規模が増大してい
る。この回路規模を増大させる上で最も簡単な方法は、
単純に集積回路のチップ面積を大きくすることである。
しかしながら、この方法は、第４図のグラフに示すよう
に、チップ面積と、歩留りからくる制約、即ち、集積度
を変えないでチップ面積を大きくすると集積回路製品の
単位個数あたりの不良品の増加が起こる。そこで、現
在、回路規模を増大させる上で最も貢献しているのが、
デバイス最小寸法のスケーリングである。
る。この回路規模を増大させる上で最も簡単な方法は、
単純に集積回路のチップ面積を大きくすることである。
しかしながら、この方法は、第４図のグラフに示すよう
に、チップ面積と、歩留りからくる制約、即ち、集積度
を変えないでチップ面積を大きくすると集積回路製品の
単位個数あたりの不良品の増加が起こる。そこで、現
在、回路規模を増大させる上で最も貢献しているのが、
デバイス最小寸法のスケーリングである。
このスケーリングによる回路規模の増大、即ち、集積回
路の微細化によりチップの集積度、歩留り、および回路
動作速度等は向上するが、反面、望ましくない問題も出
てくる。この問題の一つとして、集積回路微細化による
配線内の電流密度増加がある。
路の微細化によりチップの集積度、歩留り、および回路
動作速度等は向上するが、反面、望ましくない問題も出
てくる。この問題の一つとして、集積回路微細化による
配線内の電流密度増加がある。
以下、第５図乃至第７図を参照して従来技術による半導
体集積回路装置を説明する。
体集積回路装置を説明する。
第５図は、従来技術のスタンダードセル方式による半導
体集積回路装置の平面図で、第６図は、第５図を立体的
に示した図である。
体集積回路装置の平面図で、第６図は、第５図を立体的
に示した図である。
第５図、および第６図において、従来、スタンダードセ
ル方式の半導体集積回路装置においては、電子計算機に
よる自動配置配線の結果、所定の論理機能を有するスタ
ンダードセルが最適の位置に配置され、このスタンダー
ドセルを並べることによりスタンダードセル列51を形成
し、このスタンダードセル列51を数段の構成で、所定の
論理回路を構成している。この集積回路において、スタ
ンダードセル列51内のスタンダードセルが動作するため
の電源電圧供給のVcc電源線、および接地されるGND電源
線の配線は、各スタンダードセル内において第１のアル
ミニウム（A1）層で、Vcc電源線、およびGND電源線とな
る部分を所定形状にパターニングして各々形成する。そ
して、これらの各スタンダードセルを並べると、この所
定形状にパターニングされたVcc電源線、GND電源線とな
る部分が夫々接続されてVcc電源線52、およびGND電源線
53を形成する。即ち、スタンダードセルを並べることに
よってVcc電源線52、およびGND電源線53が形成される。
また各スタンダードセルへの信号配線は、第２のアルミ
ニウム（A1）層を、例えばVcc電源線52、およびGND電源
線53と直交する方向にパターニングして形成される第１
の信号線54から、第１のアルミニウム（A1）層をスタン
ダードセル列51方向にパターニングして形成される第２
の信号線55にヴィアホール56を介して接続される。さら
にこの第２の信号線55は、コンタクトホール57を介して
ポリシリコン配線58に接続され、このポリシリコン配線
58は、さらにコンタクトホール57を介して所定論理機能
を有する一つのスタンダードセルに接続される。またこ
れらスタンダードセル列51内のスタンダードセルの動作
のため電源電圧の供給幹線として、第２のアルミニウム
（A1）層を、例えばVcc電源線52、およびGND電源線53と
直交する方向にパターニングしてVcc電源幹線59、およ
びGND電源幹線60を形成する。これらの幹線は、スタン
ダードセル列51内のVcc電源線52、およびGND電源線53
と、これらの両端でヴィアホール56を介して接続されて
いる。
ル方式の半導体集積回路装置においては、電子計算機に
よる自動配置配線の結果、所定の論理機能を有するスタ
ンダードセルが最適の位置に配置され、このスタンダー
ドセルを並べることによりスタンダードセル列51を形成
し、このスタンダードセル列51を数段の構成で、所定の
論理回路を構成している。この集積回路において、スタ
ンダードセル列51内のスタンダードセルが動作するため
の電源電圧供給のVcc電源線、および接地されるGND電源
線の配線は、各スタンダードセル内において第１のアル
ミニウム（A1）層で、Vcc電源線、およびGND電源線とな
る部分を所定形状にパターニングして各々形成する。そ
して、これらの各スタンダードセルを並べると、この所
定形状にパターニングされたVcc電源線、GND電源線とな
る部分が夫々接続されてVcc電源線52、およびGND電源線
53を形成する。即ち、スタンダードセルを並べることに
よってVcc電源線52、およびGND電源線53が形成される。
また各スタンダードセルへの信号配線は、第２のアルミ
ニウム（A1）層を、例えばVcc電源線52、およびGND電源
線53と直交する方向にパターニングして形成される第１
の信号線54から、第１のアルミニウム（A1）層をスタン
ダードセル列51方向にパターニングして形成される第２
の信号線55にヴィアホール56を介して接続される。さら
にこの第２の信号線55は、コンタクトホール57を介して
ポリシリコン配線58に接続され、このポリシリコン配線
58は、さらにコンタクトホール57を介して所定論理機能
を有する一つのスタンダードセルに接続される。またこ
れらスタンダードセル列51内のスタンダードセルの動作
のため電源電圧の供給幹線として、第２のアルミニウム
（A1）層を、例えばVcc電源線52、およびGND電源線53と
直交する方向にパターニングしてVcc電源幹線59、およ
びGND電源幹線60を形成する。これらの幹線は、スタン
ダードセル列51内のVcc電源線52、およびGND電源線53
と、これらの両端でヴィアホール56を介して接続されて
いる。
また第７図は、上記の従来技術による集積回路を摸式的
に示した図であり、GND電源線53から、GND電源幹線60へ
流れる電流を矢印により示す。
に示した図であり、GND電源線53から、GND電源幹線60へ
流れる電流を矢印により示す。
しかしながら、上記のような構成の従来技術による半導
体集積回路装置によると、回路規模増大のためのスケー
リングによる回路の微細化が進むと、当然、チップのマ
スクパターンも小さくなる。よって回路中の配線も微細
化され、配線内の電流密度が増加する。この電流密度が
増加すると、配線を形成している金属層内において、エ
レクトロマイグレーションによる影響が著しくなり、こ
のエレクトロマイグレーションにより金属層内にボイ
ド、およびヒロックが成長し、配線の断線、および短絡
が起こる。即ち、配線寿命におおきな影響を与え、集積
回路装置の寿命を短くしてしまう。これを解決するため
には、配線の強化が必要となる。スタンダードセル列51
上に形成されるVcc電源幹線59、およびGND電源幹線60に
ついては、パターン的にこれらの配線の幅を広げるこみ
とにより解決が可能であるが、スタンダードセル列51内
に形成されるVcc電源線52、およびGND接地電源線53につ
いては、スタンダードセル内のロジックのパターンに影
響するため、これらの配線の幅を広げることは不可能で
ある。
体集積回路装置によると、回路規模増大のためのスケー
リングによる回路の微細化が進むと、当然、チップのマ
スクパターンも小さくなる。よって回路中の配線も微細
化され、配線内の電流密度が増加する。この電流密度が
増加すると、配線を形成している金属層内において、エ
レクトロマイグレーションによる影響が著しくなり、こ
のエレクトロマイグレーションにより金属層内にボイ
ド、およびヒロックが成長し、配線の断線、および短絡
が起こる。即ち、配線寿命におおきな影響を与え、集積
回路装置の寿命を短くしてしまう。これを解決するため
には、配線の強化が必要となる。スタンダードセル列51
上に形成されるVcc電源幹線59、およびGND電源幹線60に
ついては、パターン的にこれらの配線の幅を広げるこみ
とにより解決が可能であるが、スタンダードセル列51内
に形成されるVcc電源線52、およびGND接地電源線53につ
いては、スタンダードセル内のロジックのパターンに影
響するため、これらの配線の幅を広げることは不可能で
ある。
（発明が解決しようとする課題） この発明は、上記のような点に鑑みて為されたもので、
集積回路微細化に伴う配線内の電流密度増加によって起
こるエレクトロマイグレーションの影響を最小限に抑
え、高集積、かつ回路寿命の長い、また信頼性の高い半
導体集積回路装置を提供することを目的とする。
集積回路微細化に伴う配線内の電流密度増加によって起
こるエレクトロマイグレーションの影響を最小限に抑
え、高集積、かつ回路寿命の長い、また信頼性の高い半
導体集積回路装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明に係る半導体集積回路装置は、基本セル内部の
第１の電源線を第１方向に第１の導電体層で形成し、基
本セル列群の電源幹線としての第２の電源線を第２方向
に第２の導電体層で形成し、基本セルの第３の電源線を
第１の方向に第３の導電体層で形成し、少なくとも基本
セル列の両端部で、前記第１の電源線と前記第２の電源
線とを接続する。そして、少なくとも基本セル列中で、
電源接続用のダミーセルを介して前記第１の電源線と前
記第３の電源線とを接続することを特徴としている。
第１の電源線を第１方向に第１の導電体層で形成し、基
本セル列群の電源幹線としての第２の電源線を第２方向
に第２の導電体層で形成し、基本セルの第３の電源線を
第１の方向に第３の導電体層で形成し、少なくとも基本
セル列の両端部で、前記第１の電源線と前記第２の電源
線とを接続する。そして、少なくとも基本セル列中で、
電源接続用のダミーセルを介して前記第１の電源線と前
記第３の電源線とを接続することを特徴としている。
（作用） 上記構成の半導体集積回路装置であると、基本セル内部
の第１の電源線に、これと同一の方向に形成された第３
の電源線が接続されることにより、基本セル列中に設け
られる電源線の電流密度を低下させることができ、電源
線を構成する導電体層において、エレクトロマイグレー
ションの影響を低下させることができる。
の第１の電源線に、これと同一の方向に形成された第３
の電源線が接続されることにより、基本セル列中に設け
られる電源線の電流密度を低下させることができ、電源
線を構成する導電体層において、エレクトロマイグレー
ションの影響を低下させることができる。
さらに第１の電源線と第３の電源線との接続を、電源接
続用のダミーセルを介して行うことにより、スタンダー
ドセル方式の半導体集積回路装置において、基本セル列
中に接続位置を確実に確保できる。また、電子計算機に
よる自動配置配線の際、基本セル列中の最適な位置にダ
ミーセルを配置することで、第１の電源線と第３の電源
線との接続を、基本セル列中の最適に位置にて行うこと
が可能となる。
続用のダミーセルを介して行うことにより、スタンダー
ドセル方式の半導体集積回路装置において、基本セル列
中に接続位置を確実に確保できる。また、電子計算機に
よる自動配置配線の際、基本セル列中の最適な位置にダ
ミーセルを配置することで、第１の電源線と第３の電源
線との接続を、基本セル列中の最適に位置にて行うこと
が可能となる。
よって、高集積、かつ回路寿命の長い、また、信頼性の
高い半導体集積回路装置を得ることができる。
高い半導体集積回路装置を得ることができる。
（実施例） 以下、第１図乃至第３図を参照して、この発明の実施例
に係わる半導体集積回路装置について説明する。
に係わる半導体集積回路装置について説明する。
第１図は、この発明の一実施例に係わるスタンダードセ
ル方式による半導体集積回路装置の平面図で、第２図
は、第１図を立体的に示した図である。
ル方式による半導体集積回路装置の平面図で、第２図
は、第１図を立体的に示した図である。
第１図、および第２図において、従来同様、電子計算機
による自動配置配線の結果、スタンダードセルが最高の
位置に配置され、このスタンダードセルを並べることに
よりスタンダードセル列11を形成し、このスタンダード
セル列11を数段の構成で、所定の論理回路を構成してい
る。ここでは簡単の為に２段のスタンダードセル列11
a、11bが示されている。この集積回路において、スタン
ダードセル列内のスタンダードセルが動作のするための
電源電圧供給のVcc電源線、および接地されるGND電源線
の配線は、各スタンダードセル列11a、11bにおいて、第
１のアルミニウム（A1）層で、Vcc電源線、およびGND電
源線となる部分を所定形状にパターニングして各々形成
する。そして、これらの各スタンダードセルを並べる
と、この所定形状にパターニングそれたVcc電源線、GND
電源線となる部分が夫々接続されて第１のVcc電源線12
a、12b、および第１のGND電源線13a、13bとなる。また
各スタンダードセルへの信号配線は、第２のアルミニウ
ム（A1）層を、例えば第１のVcc電源線12a、12b、およ
び第１のGND電源線13a、13bと直交する方向にパターニ
ングして形成される第１の信号線14a、14bから、第１の
アルミニウム（A1）層をスタンダードセル列11a、11b方
向にパターニングして形成される第２の信号線15a、15b
にヴィアホール16を介して接続される。さらにこの第１
の信号線15a、15bは、コンタクトホール17aを介してポ
リシリコン配線18に接続され、このポリシリコン配線18
は、さらにコンタクトホール17bを介して所定論理機能
を有する一つのスタンダードセルに接続される。またこ
れらスタンダードセル列11a、11b内のスタンダードセル
の動作のための電源電圧の供給幹線として、第２のアル
ミニウム（A1）層を、例えば第１のVcc電源線12a、12
b、および第１のGND電源線13a、13bと直交する方向にパ
ターニングしてVcc電源幹線19a、19b、およびGND電源幹
線20a、20bを形成する。これらの幹線は、スタンダード
セル列11a、11b内の第１のVcc電源線12a、12b、および
第１のGND電源線13a、13bと、これらの両端でヴィアホ
ール16を介して接続されている。さらに、最上層位置に
第２のVcc電源線21a、21b、および第２のGND22a、22b電
源線を第３のアルミニウム（A1）層で第１のVcc電源線1
2a、12b、および第１のGND電源線13a、13bと同一方向に
パターニングして形成する。この時、スタンダードセル
列11a、11bを構成するスタンダードセルの一つに、論理
機能を持たないダミーのセル23a、23bをヴィアホール16
開孔位置用として組込んでおけば、開孔位置の場所を確
実に確保することができ、また電子計算機による自動配
置配線の際、最適の位置にこのダミーセル23a、23bを配
置することも可能となる。またこのダミーセル23a、23b
の上部には、第２のアルミニウム層による信号線を配置
しないようにする。この開孔位置としては、動作してい
るスタンダードセルに偏りがある場合もあることから、
統計的にみてスタンダードセル列11a、11bのほぼ中間の
位置が最適である。この第１のアルミニウム（A1）層
と、第３のアルミニウム（A1）層とを接続する部分は、
複数でも良いことは勿論である。
による自動配置配線の結果、スタンダードセルが最高の
位置に配置され、このスタンダードセルを並べることに
よりスタンダードセル列11を形成し、このスタンダード
セル列11を数段の構成で、所定の論理回路を構成してい
る。ここでは簡単の為に２段のスタンダードセル列11
a、11bが示されている。この集積回路において、スタン
ダードセル列内のスタンダードセルが動作のするための
電源電圧供給のVcc電源線、および接地されるGND電源線
の配線は、各スタンダードセル列11a、11bにおいて、第
１のアルミニウム（A1）層で、Vcc電源線、およびGND電
源線となる部分を所定形状にパターニングして各々形成
する。そして、これらの各スタンダードセルを並べる
と、この所定形状にパターニングそれたVcc電源線、GND
電源線となる部分が夫々接続されて第１のVcc電源線12
a、12b、および第１のGND電源線13a、13bとなる。また
各スタンダードセルへの信号配線は、第２のアルミニウ
ム（A1）層を、例えば第１のVcc電源線12a、12b、およ
び第１のGND電源線13a、13bと直交する方向にパターニ
ングして形成される第１の信号線14a、14bから、第１の
アルミニウム（A1）層をスタンダードセル列11a、11b方
向にパターニングして形成される第２の信号線15a、15b
にヴィアホール16を介して接続される。さらにこの第１
の信号線15a、15bは、コンタクトホール17aを介してポ
リシリコン配線18に接続され、このポリシリコン配線18
は、さらにコンタクトホール17bを介して所定論理機能
を有する一つのスタンダードセルに接続される。またこ
れらスタンダードセル列11a、11b内のスタンダードセル
の動作のための電源電圧の供給幹線として、第２のアル
ミニウム（A1）層を、例えば第１のVcc電源線12a、12
b、および第１のGND電源線13a、13bと直交する方向にパ
ターニングしてVcc電源幹線19a、19b、およびGND電源幹
線20a、20bを形成する。これらの幹線は、スタンダード
セル列11a、11b内の第１のVcc電源線12a、12b、および
第１のGND電源線13a、13bと、これらの両端でヴィアホ
ール16を介して接続されている。さらに、最上層位置に
第２のVcc電源線21a、21b、および第２のGND22a、22b電
源線を第３のアルミニウム（A1）層で第１のVcc電源線1
2a、12b、および第１のGND電源線13a、13bと同一方向に
パターニングして形成する。この時、スタンダードセル
列11a、11bを構成するスタンダードセルの一つに、論理
機能を持たないダミーのセル23a、23bをヴィアホール16
開孔位置用として組込んでおけば、開孔位置の場所を確
実に確保することができ、また電子計算機による自動配
置配線の際、最適の位置にこのダミーセル23a、23bを配
置することも可能となる。またこのダミーセル23a、23b
の上部には、第２のアルミニウム層による信号線を配置
しないようにする。この開孔位置としては、動作してい
るスタンダードセルに偏りがある場合もあることから、
統計的にみてスタンダードセル列11a、11bのほぼ中間の
位置が最適である。この第１のアルミニウム（A1）層
と、第３のアルミニウム（A1）層とを接続する部分は、
複数でも良いことは勿論である。
尚、この実施例では、第３のアルミニウム（A1）層から
直接第１のアルミニウム（A1）層へヴィアホール16を開
孔して接続したが、第１のヴィアホール開孔後、第２の
アルミニウム（A1）層を堆積、次に、この第２のアルミ
ニウム（A1）層へ第２のヴィアホールを開孔、そして第
３のアルミニウム（A1）層を堆積という方法を用いて段
階的に第３のアルミニウム（A1）層と、第１のアルミニ
ウム（A1）層とを接続してもよい。
直接第１のアルミニウム（A1）層へヴィアホール16を開
孔して接続したが、第１のヴィアホール開孔後、第２の
アルミニウム（A1）層を堆積、次に、この第２のアルミ
ニウム（A1）層へ第２のヴィアホールを開孔、そして第
３のアルミニウム（A1）層を堆積という方法を用いて段
階的に第３のアルミニウム（A1）層と、第１のアルミニ
ウム（A1）層とを接続してもよい。
また第３図は、上記の第１図、および第２図に示した実
施例の半導体集積回路装置の摸式図であり、第１のGND
電源線13a、13bから、GND電源幹線20a、20b、および第
２の接地電源線22a、22bへ流れる電流を矢印により示し
ている。
施例の半導体集積回路装置の摸式図であり、第１のGND
電源線13a、13bから、GND電源幹線20a、20b、および第
２の接地電源線22a、22bへ流れる電流を矢印により示し
ている。
このような構成の半導体集積回路装置によると、スタン
ダードセル列11a、11b内に形成される第１のVCC電源線1
2a、12b、および第１のGND電源線13a、13bに、第２のVc
c電源線21a、21bおよび第２のGND電源線22a、22bが接続
されていることにより、第１のVcc電源線12a、12b、お
よび第１のGND電源線13a、13b内の電流密度を低下させ
ることができ、このことから、これらの配線を構成する
金属層内において、エレクトロマイグレーションの影響
が低下して配線寿命が延び、よって高集積、かつ回路寿
命の長い、また信頼性の高い半導体集積回路装置の提供
が可能となる。
ダードセル列11a、11b内に形成される第１のVCC電源線1
2a、12b、および第１のGND電源線13a、13bに、第２のVc
c電源線21a、21bおよび第２のGND電源線22a、22bが接続
されていることにより、第１のVcc電源線12a、12b、お
よび第１のGND電源線13a、13b内の電流密度を低下させ
ることができ、このことから、これらの配線を構成する
金属層内において、エレクトロマイグレーションの影響
が低下して配線寿命が延び、よって高集積、かつ回路寿
命の長い、また信頼性の高い半導体集積回路装置の提供
が可能となる。
［発明の効果］ 以上説明したようにこの発明によれば、スタンダードセ
ル列内に第１のアルミニウム（A1）層で形成される第１
のVcc電源線、および第１のGND電源線に接続して、第３
のアルミニウム（A1）層を第１のVcc電源線、および第
１のGND電源線と同一方向にパターニングして形成され
る第２のVcc電源線、および第２のGND電源線を設けるこ
とにより、集積度増大によって、第１のVcc電源線、お
よび第１のGND電源線が微細化されても電流密度が大幅
に増加することがなく、よって、この配線を構成する金
属層内におけるエレクトロマイグレーションの影響が低
減されて配線寿命が延び、高集積、かつ回路寿命の長
い、また信頼性の高い集積回路装置が提供される。
ル列内に第１のアルミニウム（A1）層で形成される第１
のVcc電源線、および第１のGND電源線に接続して、第３
のアルミニウム（A1）層を第１のVcc電源線、および第
１のGND電源線と同一方向にパターニングして形成され
る第２のVcc電源線、および第２のGND電源線を設けるこ
とにより、集積度増大によって、第１のVcc電源線、お
よび第１のGND電源線が微細化されても電流密度が大幅
に増加することがなく、よって、この配線を構成する金
属層内におけるエレクトロマイグレーションの影響が低
減されて配線寿命が延び、高集積、かつ回路寿命の長
い、また信頼性の高い集積回路装置が提供される。
また、スタンダードセル列上に、スタンダードセル列内
に形成される第１のVcc電源線、および第１のGND電源線
と同一方向に、第３のアルミニウム（A1）層によって第
２のVcc電源線、および第２のGND電源線を形成している
ために、これらの方向とは異なる方向に配置される第２
のアルミニウム（A1）層で形成される第１の信号線のス
タンダードセル列上の通過を防げることなく、さらに前
記第３のアルミニウム（A1）層を用いて、第２の入力信
号線を形成することも可能なスタンダードセル列内のVc
c電源線、およびGND電源線の補強法となっている。
に形成される第１のVcc電源線、および第１のGND電源線
と同一方向に、第３のアルミニウム（A1）層によって第
２のVcc電源線、および第２のGND電源線を形成している
ために、これらの方向とは異なる方向に配置される第２
のアルミニウム（A1）層で形成される第１の信号線のス
タンダードセル列上の通過を防げることなく、さらに前
記第３のアルミニウム（A1）層を用いて、第２の入力信
号線を形成することも可能なスタンダードセル列内のVc
c電源線、およびGND電源線の補強法となっている。
第１図は、この発明の一実施例の半導体集積回路装置を
示した平面図、第２図は、第１図の装置を立体的に示し
た図、第３図は、第１図を摸式的に示した図、第４図
は、従来技術による半導体集積回路装置のチップ寸法と
ブローブ検査歩留りの関係を表したグラフ、第５は、従
来技術による半導体集積回路装置を示した平面図、第６
図は、第５図を立体的に示した図、第７図は、第４図を
摸式的に示した図である。 11a,11b……スタンダードセル列、12a,12b……第１のVc
c電源線、13a,13b……第１のGND電源線、14a,14b……第
１の入力信号線、15a,15b……第２の入力信号線、16…
…ヴィアホール、17a,17b……コンタクトホール、18…
…ポリシリコン配線、19a,19b……Vcc電源幹線、20a,20
b……GND電源幹線、21a,21b……第２のVcc電源線、22a,
22b……第２のGND電源線、23a,23b……ダミーセル、51
……スタンダードセル列、52……Vcc電源線、53……GND
電源線、54……第１の入力信号線、55……第２の入力信
号線、56……ヴィアホール、57……コンタクトホール、
58……ポリシリコン配線、59……Vcc電源幹線、60……G
ND電源幹線。
示した平面図、第２図は、第１図の装置を立体的に示し
た図、第３図は、第１図を摸式的に示した図、第４図
は、従来技術による半導体集積回路装置のチップ寸法と
ブローブ検査歩留りの関係を表したグラフ、第５は、従
来技術による半導体集積回路装置を示した平面図、第６
図は、第５図を立体的に示した図、第７図は、第４図を
摸式的に示した図である。 11a,11b……スタンダードセル列、12a,12b……第１のVc
c電源線、13a,13b……第１のGND電源線、14a,14b……第
１の入力信号線、15a,15b……第２の入力信号線、16…
…ヴィアホール、17a,17b……コンタクトホール、18…
…ポリシリコン配線、19a,19b……Vcc電源幹線、20a,20
b……GND電源幹線、21a,21b……第２のVcc電源線、22a,
22b……第２のGND電源線、23a,23b……ダミーセル、51
……スタンダードセル列、52……Vcc電源線、53……GND
電源線、54……第１の入力信号線、55……第２の入力信
号線、56……ヴィアホール、57……コンタクトホール、
58……ポリシリコン配線、59……Vcc電源幹線、60……G
ND電源幹線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｄ
Claims (2)
- 【請求項１】所定の単位論理機能を有する基本セルと、
これら基本セルを接続する接続配線部とを備えたスタン
ダードセル方式の半導体集積回路装置において、 基本セル内部の第１の電源線と、基本セル列間における
配線領域に設けられる第１の信号線とを第１方向に第１
の導電体層で形成し、基本セル列群の電源幹線としての
第２の電源線と、基本セル列上を通過可能な第２の信号
線とを第２方向に第２の導電体層で形成し、基本セルの
第３の電源線を第１の方向に第３の導電体層で形成し、
少なくとも基本セル列の両端部で、前記第１の電源線と
前記第２の電源線とを接続し、少なくとも基本セル列中
で、電源接続用のダミーセルを介して前記第１の電源線
と前記第３の電源線とを接続することを特徴とする半導
体集積回路装置。 - 【請求項２】第３の信号線を第１方向に第３の導電体層
で形成することを特徴とする請求項（１）記載の半導体
集積回路装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321147A JPH0727968B2 (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路装置 |
| KR1019890018560A KR930009024B1 (ko) | 1988-12-20 | 1989-12-14 | 반도체 집적회로장치 |
| EP89123470A EP0374842B1 (en) | 1988-12-20 | 1989-12-19 | Semiconductor integrated circuit device of standard cell system |
| DE68924967T DE68924967T2 (de) | 1988-12-20 | 1989-12-19 | Integrierte Halbleiterschaltungsanordnung, die aus einem Sytem von Standardzellen besteht. |
| US07/737,846 US5095352A (en) | 1988-12-20 | 1991-07-30 | Semiconductor integrated circuit device of standard cell system |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321147A JPH0727968B2 (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JPH0727968B2 true JPH0727968B2 (ja) | 1995-03-29 |
Family
ID=18129327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321147A Expired - Fee Related JPH0727968B2 (ja) | 1988-12-20 | 1988-12-20 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
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| US (1) | US5095352A (ja) |
| EP (1) | EP0374842B1 (ja) |
| JP (1) | JPH0727968B2 (ja) |
| KR (1) | KR930009024B1 (ja) |
| DE (1) | DE68924967T2 (ja) |
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| JP3027990B2 (ja) * | 1991-03-18 | 2000-04-04 | 富士通株式会社 | 半導体装置の製造方法 |
| DE4135654A1 (de) * | 1991-10-29 | 2003-03-27 | Lockheed Corp | Dichtgepackte Verbindungsstruktur, die eine Abstandshalterstruktur und einen Zwischenraum enthält |
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| US10658292B2 (en) | 2017-04-24 | 2020-05-19 | Taiwan Semiconductor Manufacturing Company Limited | Metal patterning for internal cell routing |
| US11347925B2 (en) * | 2017-05-01 | 2022-05-31 | Advanced Micro Devices, Inc. | Power grid architecture and optimization with EUV lithography |
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| JPS5890740A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPS59111344A (ja) * | 1982-12-17 | 1984-06-27 | Nippon Telegr & Teleph Corp <Ntt> | 多層配線構造 |
| DE3586385T2 (de) * | 1984-10-03 | 1993-01-07 | Fujitsu Ltd | Integrierte gate-matrixstruktur. |
| JPS61156751A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 半導体集積回路 |
-
1988
- 1988-12-20 JP JP63321147A patent/JPH0727968B2/ja not_active Expired - Fee Related
-
1989
- 1989-12-14 KR KR1019890018560A patent/KR930009024B1/ko not_active Expired - Lifetime
- 1989-12-19 EP EP89123470A patent/EP0374842B1/en not_active Expired - Lifetime
- 1989-12-19 DE DE68924967T patent/DE68924967T2/de not_active Expired - Fee Related
-
1991
- 1991-07-30 US US07/737,846 patent/US5095352A/en not_active Expired - Lifetime
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| EP0374842A3 (en) | 1990-08-01 |
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| DE68924967D1 (de) | 1996-01-11 |
| EP0374842A2 (en) | 1990-06-27 |
| US5095352A (en) | 1992-03-10 |
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