JPH03255665A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体集積回路装置に係り、特にマスクスラ
イス方式を適用して、あらかじめ複数の回路素子列を形
成しておき、論理回路を構成するための構造に関する。

（従来の技術） 近年、素子領域として、トランジスタや抵抗等からなる
基本セルを、配線領域を挾んで規１目的に配列し、これ
ら素子領域を必要に応して接続するような配線マスクを
作製して、トランジスタや抵抗を配線パターンにより接
続加工することにより、所望の回路を形成するようにし
たマスクスライス方式の半導体集積回路装置が広く用い
られるようになっている。

このようなマスクスライス方式の半導体集積回路装置に
おいては、基本セルの列は縦方向に複数個形成されてお
り、この基本セル列間が配線チャネルとなっている。そ
して、この各基本セルは、基板内にトランジスタや抵抗
等の回路素子を配列したもので、これらを配線接続する
ことにより各論理セルを実現するように構成されている
。

このような基本セルのアレイをマスクスライス方式の配
線により、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、フ
リップフロップ回路等のディジタ小回路やアナログ回路
が構成され、各々のゲートがさらに配線されて論理回路
が作られる。このように、基本セルはあらかじめ作られ
ていて、配線だけの工程を行えば良いため、開発時間が
短くてすむという利点を有している。

例えば従来、半導体集積回路装置として、第４図に示す
ように、半導体基板１にあらかじめ複数の回路素子列２
を形成しておき、この回路素子列２上に配線を行い各種
の論理セル３を列状に配置し、相互に接続することによ
り、所望の論理回路を構成するようにしたものがある。

ここで各論理セル３は、セル列間配線領域４を、回路素
子列２と同し方向に走る横方向配線５と回路素子列２と
直交する方向に走る縦方向配線６とを用いて接続される
。

そして論理セル３、横方向配線５、縦方向配線６の間に
は絶縁層が設けられ、横方向配線５と縦方向配線６とは
、スルーホール７を介して互いに接続されている。８は
セル未配置領域である。

このような半導体集積回路においては、各論理セル間の
配線を短くするためにセル間配線密度は、チップの中央
部では高く周辺部では低くなる。これにより、自動組み
付けにおけるチップ中央部での未配線の確率が高くなり
、実装率の低下を余儀なくされるかもしくは、未配線部
分を手動で配線しなければならなかった。

そこで、このような問題点を解決する方法として第５図
に示すように、回路素子列２上に配線パターンを接着す
ることによりそれぞれの論理セル３が構成され、この接
着する配線パターンの選択により、所望の論理回路を得
るようにしたものがある。

このような回路では、セル列間配線領域４は横方向配線
５の配線領域であり、縦方向の配線を行うためには、セ
ル列の中間部にセル列未配置領域８を設けておき、この
セル列未配置領域８上に縦方向配線６を形成するように
構成される。

しかしながら、このような構造では、縦方向配線のため
にセルの未配置領域を形成しなければならず、この分だ
け、論理基本セルの使用効率が下がり、結果的にチップ
サイズが増大するという問題があった。

（発明が解決しようとする課題） このように、従来のゲートアレイＩＣでは、マスクスラ
イス方式で論理回路を組み込もうとすると、セルの未配
置領域性だけ、論理基本セルの使用効率が下がり、結果
的にチップサイズが増大するという問題があった。

本発明は前記実情に鑑みてなされたもので、マスクスラ
イス方式のゲートアレイにおいて論理回路の組み込みを
、容易にかつ特性が良好となるように効率よく行うこと
ができるようにすることを目的とする。

〔発明の構成〕

（課題を解決するための手段） そこで本発明では、ブロックセル列をまたぐ配線が集中
する集中領域ではｎ−１層で論理回路を構成すると共に
他の領域ではｎ層で論理回路を構成するように配線を行
い、かつ集中領域では１層はブロックセル列をまたぐ縦
方向配線のみとするようにしている。

（作用） 上記構成によれば、ブロックセル列をまたぐ配線が集中
する集中領域ではｎ−１層で論理回路を構成し、１層は
ブロックセル列をまたぐ縦方向配線に用いるようにして
いるため、全てのセルを論理回路に使用することができ
、集積度の高いゲートアレイの形成が可能となり、セル
の使用効率を増大することが可能となる。

また、配線の引き回しを少なくすることができ、マスタ
スライス方式においても、寄生容量を抑制し信頼性の高
い論理回路を集積化することが可能となる。

（実施例） 以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。

第１図に、本発明実施例のゲートセルアレイを示すよう
に、ＬＳＩチップ１上にトランジスタや抵抗等からなる
基本セル２が５列に配列して形成されており、この基本
セル２を相互接続することにより論理セル３を構成して
おり、これら基本セル列間のセル列間領域４には、横方
向の配線５がなされており、さらに、これら論理セル３
のうち中央近傍に位置する３つのセル９は、上部配線が
可能なように、他の論理セルよりも１層少ないｎ−１層
配線で形成されている。そして、この３つのセル９の上
層には縦方向配線６が配設され、論理回路を構成してい
る。

次に、この論理回路のセル配置手順について説明する。

まず、第２図に示すように、ＬＳＩチップ１上に、所望
の論理セル３を配置しこれら論理セル３相互の接続関係
を直線１０で表わし、この直線１０が回路素子列を縦断
する領域が集中するように配列し、この領域Ａに配線層
がｎ−１の論理セル９を配置する。

このようにしてセル配置が決定されると、通常の多層配
線法により、配線を行い、この論理セル９の上を縦方向
に接続するようにしている。

このようにして、未使用セルをなくシ、有効にセルを使
用する事か可能となる。従って、チップサイズを小さく
することができると共に、レイアウト設ス１の工数を低
減することができる。

また、セル間の相互配線長を短かくすることができ、信
号の遅延を少なくすることができる。

なお、レイアウト設計を行うに先立ち、例えば第３図（
ａ）、第３図（ｂ）等に示すようにあらかしめ特定の領
域ａに上部配線の可能な論理セルを配置しておくように
してもよい。

〔発明の効果〕

以上説明してきたように、本発明の半導体装置によれば
、ゲートアレイＩＣにおいて、ブロックセル列をまたぐ
配線が集中する集中領域では０１層で論理回路を構成し
、１層はブロックセル列をまたぐ縦方向配線に用いるよ
うにしているため、全てのセルを論理回路に使用するこ
とができ、集積度の高いゲートアレイの形成が可能とな
り、セルの使用効率を増大することができ、また配線の
引き回しを少なくすることができ、寄生容量を抑制し信
頼性の高い論理回路を集積化することが可能となる。

【図面の簡単な説明】

第１図は本発明実施例のゲートアレイのレイアウトを示
す図、第２図は同実施例におけるレイアウト設計工程を
示す図、第３図（ａ）および第３図（ｂ）はそれぞれ本
発明の他の実施例における縦方向配線の走行領域のレイ
アウト例を示す図、第４図および第５図は従来例のゲー
トアレイのレイアウトを示す図である。 １・・・基板、２・・・回路素子列、３・・・論理セル
、４・・・セル列間配線領域、５・・・横方向配線、６
・・・縦方向配線、７・・・スルーホール、８・・・セ
ル未配置領域、９・・・上部配線の可能な論理セル、１
ｏ・・・直線。

Claims (1)

1. 【特許請求の範囲】 半導体集積回路チップ内部に多数の論理基本セル要素と
   なるセルが複数列配列され、 各セル間を相互に配線接続することにより論理回路を構
   成するようにした半導体集積回路装置において セル列をまたぐ縦方向配線が集中する領域に相当するセ
   ル上では縦方向配線通過用の配線層を残すように論理回
   路を構成していることを特徴とする半導体集積回路装置
   。