JPH0329187B2 - - Google Patents
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- JPH0329187B2 JPH0329187B2 JP58125288A JP12528883A JPH0329187B2 JP H0329187 B2 JPH0329187 B2 JP H0329187B2 JP 58125288 A JP58125288 A JP 58125288A JP 12528883 A JP12528883 A JP 12528883A JP H0329187 B2 JPH0329187 B2 JP H0329187B2
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- JP
- Japan
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- channel
- transistors
- basic cell
- basic
- region
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マスタ・スライス方式を適用して製
造される大規模集積回路（LSI）を構成する為の
基本セルの改良に関する。
造される大規模集積回路（LSI）を構成する為の
基本セルの改良に関する。
従来技術と問題点
マスタ・スライス方式は、一つの半導体チツプ
中に複数のトランジスタや抵抗からなる基本セル
を予め大量に作製しておき、必要品種に応じて配
線マスクを作製し、その配線マスクを用いてトラ
ンジスタや抵抗間を接続する加工を施して所望の
動作をするLSIを完成させるものである。
中に複数のトランジスタや抵抗からなる基本セル
を予め大量に作製しておき、必要品種に応じて配
線マスクを作製し、その配線マスクを用いてトラ
ンジスタや抵抗間を接続する加工を施して所望の
動作をするLSIを完成させるものである。
従来、前記マスタ・スライス方式を実施する際
に適用される基本セルとして第１図及び第２図に
関して説明されるものが知られている。
に適用される基本セルとして第１図及び第２図に
関して説明されるものが知られている。
第１図は従来の基本セルの要部等価回路図であ
る。
る。
図に於いて、QP１及びQP２はｐチヤネル・ト
ランジスタ、QN１及びQN２はｎチヤネル・ト
ランジスタをそれぞれ示している。
ランジスタ、QN１及びQN２はｎチヤネル・ト
ランジスタをそれぞれ示している。
図から判るように、同一チヤネルのトランジス
タQP１及びQP２、或いは、QN１及びQN２は、
そのソース或いはドレインのうち、いずれか一方
を共有し、また、異なるチヤネルのトランジスタ
例えばQP１及びQN１、或いは、QP２及びQN
２をそれぞれ一組としてそれぞれゲートを共有し
ている。
タQP１及びQP２、或いは、QN１及びQN２は、
そのソース或いはドレインのうち、いずれか一方
を共有し、また、異なるチヤネルのトランジスタ
例えばQP１及びQN１、或いは、QP２及びQN
２をそれぞれ一組としてそれぞれゲートを共有し
ている。
第２図は第１図に示した基本セルの回路構成を
具現化した所謂バルク・パターンを表わす要部平
面図であり、第１図に関して説明した部分と同部
分は同記号で指示してある。
具現化した所謂バルク・パターンを表わす要部平
面図であり、第１図に関して説明した部分と同部
分は同記号で指示してある。
図に於いて、１はｐ型不純物拡散領域、２はｎ
型不純物拡散領域、３Ｇ１及び３Ｇ２は多結晶シ
リコン・ゲート電極、４CNはｎ型基板コンタク
ト・パターン、４CPはｐ型基板コンタクト・パ
ターンをそれぞれ示している。尚、ｐ型不純物拡
散領域１はｐチヤネル・トランジスタQP１及び
QP２のソース領域或いはドレイン領域を構成す
るものであり、そして、ｎ型不純物拡散領域２は
ｎチヤネル・トランジスタQN１及びQN２のソ
ース領域或いはドレイン領域を構成するものであ
る。
型不純物拡散領域、３Ｇ１及び３Ｇ２は多結晶シ
リコン・ゲート電極、４CNはｎ型基板コンタク
ト・パターン、４CPはｐ型基板コンタクト・パ
ターンをそれぞれ示している。尚、ｐ型不純物拡
散領域１はｐチヤネル・トランジスタQP１及び
QP２のソース領域或いはドレイン領域を構成す
るものであり、そして、ｎ型不純物拡散領域２は
ｎチヤネル・トランジスタQN１及びQN２のソ
ース領域或いはドレイン領域を構成するものであ
る。
通常のLSIでは、半導体チツプ中に第２図に見
られる基本セルを縦に並べた形状の基本セル列が
間隔をおいて配設され、回路は基本セル上にアル
ミニウム（Ａ）からなる配線を施すことに依り
形成される。
られる基本セルを縦に並べた形状の基本セル列が
間隔をおいて配設され、回路は基本セル上にアル
ミニウム（Ａ）からなる配線を施すことに依り
形成される。
ところで、第１図及び第２図に関して説明した
基本セルは、２入力NAND或いは２入力NOR等
の論理回路を作製する場合には有効であるが、
RAM（random access memory）、トランスミツ
シヨン・ゲート回路、クロツクド（clockd）ゲ
ート回路（C2MOS回路）等の回路を形成する場
合は、多数を必要としたり、余剰トランジスタが
生じたりする欠点がある。
基本セルは、２入力NAND或いは２入力NOR等
の論理回路を作製する場合には有効であるが、
RAM（random access memory）、トランスミツ
シヨン・ゲート回路、クロツクド（clockd）ゲ
ート回路（C2MOS回路）等の回路を形成する場
合は、多数を必要としたり、余剰トランジスタが
生じたりする欠点がある。
例えば、RAMセルを形成するには、前記基本
セルでは４個を必要とし、しかも、使用しないト
ランジスタが６個も生ずる。また、トランスミツ
シヨン・ゲート回路を形成する場合、一つの基本
セルを用いて二つ作製することしかできない。更
にまた、クロツクド・ゲート回路を形成する場合
では、前記基本セルを２個必要とし、そして、そ
こに含まれるトランジスタのうち半分は使用され
ることなく余剰のものとなつてしまう。
セルでは４個を必要とし、しかも、使用しないト
ランジスタが６個も生ずる。また、トランスミツ
シヨン・ゲート回路を形成する場合、一つの基本
セルを用いて二つ作製することしかできない。更
にまた、クロツクド・ゲート回路を形成する場合
では、前記基本セルを２個必要とし、そして、そ
こに含まれるトランジスタのうち半分は使用され
ることなく余剰のものとなつてしまう。
発明の目的
本発明は、前記の如きマスタ・スライス方式を
適用して製造されるLSIを構成する為の基本セル
の構成に改良を加え、従来可能であつたNAND
を或いはNOR等の論理回路の作製は勿論のこと、
RAM、トランスミツシヨン・ゲート回路、クロ
ツクド・ゲート回路等を少ない基本セル数で容易
に構成することができるように、また、余剰トラ
ンジスタが生じないようにし、従来技術に依る場
合に比較して、占有面積を少なくしようとするも
のである。
適用して製造されるLSIを構成する為の基本セル
の構成に改良を加え、従来可能であつたNAND
を或いはNOR等の論理回路の作製は勿論のこと、
RAM、トランスミツシヨン・ゲート回路、クロ
ツクド・ゲート回路等を少ない基本セル数で容易
に構成することができるように、また、余剰トラ
ンジスタが生じないようにし、従来技術に依る場
合に比較して、占有面積を少なくしようとするも
のである。
発明の構成
本発明に依る基本セルでは、ソース領域或いは
ドレイン領域を共有する２個のｐチヤンネル・ト
ランジスタからなるｐチヤネル・トランジスタ領
域及びソース領域或いはドレイン領域を共有する
２個のｎチヤネル・トランジスタからなるｎチヤ
ネル・トランジスタ領域を有し且つ前記２個ずつ
のｐチヤネル・トランジスタ及びｎチヤネル・ト
ランジスタのうち１個のｐチヤネル・トランジス
タと１個のｎチヤネル・トランジスタの各ゲート
を共通接続すると共に残りのｐチヤネル・トラン
ジスタの各ゲートを共通接続してなる基本セルに
於いて、前記ｐチヤネル領域の外側に更に２個の
ｐチヤネル（或いはｎチヤネル）トランジスタが
並設されると共に前記ｎチヤネル領域の外側に更
に２個のｎチヤネル（或いはｐチヤネル）トラン
ジスタが並設されてなる構成を採ることに依り、
従来の基本セルで有効に形成することができた
NAND或いはNORなどの論理回路は勿論のこ
と、RAM、トランスミツシヨン・ゲート回路、
クロツクド・ゲート回路なども少ない基本セル数
で、しかも、余剰トランジスタが生じないよう
に、従つて、小さな占有面積で実現させ得る。
ドレイン領域を共有する２個のｐチヤンネル・ト
ランジスタからなるｐチヤネル・トランジスタ領
域及びソース領域或いはドレイン領域を共有する
２個のｎチヤネル・トランジスタからなるｎチヤ
ネル・トランジスタ領域を有し且つ前記２個ずつ
のｐチヤネル・トランジスタ及びｎチヤネル・ト
ランジスタのうち１個のｐチヤネル・トランジス
タと１個のｎチヤネル・トランジスタの各ゲート
を共通接続すると共に残りのｐチヤネル・トラン
ジスタの各ゲートを共通接続してなる基本セルに
於いて、前記ｐチヤネル領域の外側に更に２個の
ｐチヤネル（或いはｎチヤネル）トランジスタが
並設されると共に前記ｎチヤネル領域の外側に更
に２個のｎチヤネル（或いはｐチヤネル）トラン
ジスタが並設されてなる構成を採ることに依り、
従来の基本セルで有効に形成することができた
NAND或いはNORなどの論理回路は勿論のこ
と、RAM、トランスミツシヨン・ゲート回路、
クロツクド・ゲート回路なども少ない基本セル数
で、しかも、余剰トランジスタが生じないよう
に、従つて、小さな占有面積で実現させ得る。
発明の実施例
第３図は本発明一実施例の要部等価回路図であ
り、第１図及び第２図に関して説明した部分と同
部分は同記号で指示してある。
り、第１図及び第２図に関して説明した部分と同
部分は同記号で指示してある。
図に於いて、QP３及びQP４は新たに付加した
ｐチヤネル・トランジスタ、QN３及びQN４は
新たに付加したｎチヤネル・トランジスタをそれ
ぞれ示している。尚、付加するトランジスタの位
置は、ｐチヤネル・トランジスタとｎチヤネル・
トランジスタを図示されている状態と逆にしても
良い。
ｐチヤネル・トランジスタ、QN３及びQN４は
新たに付加したｎチヤネル・トランジスタをそれ
ぞれ示している。尚、付加するトランジスタの位
置は、ｐチヤネル・トランジスタとｎチヤネル・
トランジスタを図示されている状態と逆にしても
良い。
第４図は第３図に示した基本セルの回路構成を
具現化した所謂バルク・パターンを表わす要部平
面図であり、第３図に関して説明した部分と同部
分は同記号で指示してある。
具現化した所謂バルク・パターンを表わす要部平
面図であり、第３図に関して説明した部分と同部
分は同記号で指示してある。
図に於いて、５及び６はｐ型不純物拡散領域、
７Ｇ１及び７Ｇ２は多結晶シリコン・ゲート電
極、８及び９はｎ型不純物拡散領域、１０Ｇ１及
び１０Ｇ２は多結晶シリコン・ゲート電極をそれ
ぞれ示している。尚、ｐ型不純物拡散領域５はｐ
チヤネル・トランジスタQP３の、ｐ不純物拡散
領域６はｐチヤネル・トランジスタQP４のそれ
ぞれのソース領域或いはドレイン領域を構成し、
ｎ型不純物拡散領域８はｎチヤネル・トランジス
タQN３の、ｎ型不純物拡散領域９はｎチヤネ
ル・トランジスタQN４のそれぞれのソース領域
或いはドレイン領域を構成するものである。尚、
第３図に関して説明したように、ｐチヤネル・ト
ランジスタQP３及びQP４とｎチヤネル・トラン
ジスタQN３及びQN４との位置を反対にしても
良い。
７Ｇ１及び７Ｇ２は多結晶シリコン・ゲート電
極、８及び９はｎ型不純物拡散領域、１０Ｇ１及
び１０Ｇ２は多結晶シリコン・ゲート電極をそれ
ぞれ示している。尚、ｐ型不純物拡散領域５はｐ
チヤネル・トランジスタQP３の、ｐ不純物拡散
領域６はｐチヤネル・トランジスタQP４のそれ
ぞれのソース領域或いはドレイン領域を構成し、
ｎ型不純物拡散領域８はｎチヤネル・トランジス
タQN３の、ｎ型不純物拡散領域９はｎチヤネ
ル・トランジスタQN４のそれぞれのソース領域
或いはドレイン領域を構成するものである。尚、
第３図に関して説明したように、ｐチヤネル・ト
ランジスタQP３及びQP４とｎチヤネル・トラン
ジスタQN３及びQN４との位置を反対にしても
良い。
次に、前記第３図及び第４図に関して説明した
基本セルを用いて種々の回路を構成する場合を例
示して説明する。
基本セルを用いて種々の回路を構成する場合を例
示して説明する。
第５図はRAMセルを構成した場合の要部等価
回路図であり、第３図及び第４図に関して説明し
た部分と同部分は同記号で指示してある。尚、
RAMを構成する場合、前記付加したトランジス
タのチヤネル幅は従来の基本セルの構成と同じ部
分に含まれるトランジスタのチヤネル幅よりも大
にする必要がある。
回路図であり、第３図及び第４図に関して説明し
た部分と同部分は同記号で指示してある。尚、
RAMを構成する場合、前記付加したトランジス
タのチヤネル幅は従来の基本セルの構成と同じ部
分に含まれるトランジスタのチヤネル幅よりも大
にする必要がある。
図に於いて、INV１及びINV２はインバータ、
WRDは読み出しワード線、は書き込みワー
ド線、Diは入力データ信号、は反転入力デー
タ信号、は反転出力データ信号をそれぞれ示
している。
WRDは読み出しワード線、は書き込みワー
ド線、Diは入力データ信号、は反転入力デー
タ信号、は反転出力データ信号をそれぞれ示
している。
この回路に於けるインバータINV１及びINV
２はｐチヤネル・トランジスタQP１及びQP２、
ｎチヤネル・トランジスタQN１及びQN２で構
成されるものである。
２はｐチヤネル・トランジスタQP１及びQP２、
ｎチヤネル・トランジスタQN１及びQN２で構
成されるものである。
第６図は第５図に示した回路構成を具現化した
バルク・パターンを表わす要部平面図であり、第
５図に関して説明した部分と同部分は同記号で指
示してある。
バルク・パターンを表わす要部平面図であり、第
５図に関して説明した部分と同部分は同記号で指
示してある。
図に於いて、LAは第１層目のＡ配線（太い
実線）、LBは第２層目のＡ配線（太い破線）、
NAは第１層目のＡ配線LAと半導体基板との
コンタクト部分（白丸：〇）、NBは第２層目の
Ａ配線LBと第１層目のＡ配線LAとのコンタ
クト部分（２重丸：◎）、VDDは正測電源レベル、
VSSは接地側電源レベルをそれぞれ示している。
因に、この実施例に依れば、従来の基本セルを使
用した場合と比較して、同一プロセスであれば、
面積は1/2にすることができる。尚、従来の基本
セルでRAMセルを構成するには４個が必要であ
り、しかも、不使用のトランジスタが６個も生ず
ることは前記した通りである。
実線）、LBは第２層目のＡ配線（太い破線）、
NAは第１層目のＡ配線LAと半導体基板との
コンタクト部分（白丸：〇）、NBは第２層目の
Ａ配線LBと第１層目のＡ配線LAとのコンタ
クト部分（２重丸：◎）、VDDは正測電源レベル、
VSSは接地側電源レベルをそれぞれ示している。
因に、この実施例に依れば、従来の基本セルを使
用した場合と比較して、同一プロセスであれば、
面積は1/2にすることができる。尚、従来の基本
セルでRAMセルを構成するには４個が必要であ
り、しかも、不使用のトランジスタが６個も生ず
ることは前記した通りである。
第７図はトランスミツシヨン・ゲート回路を構
成した場合の要部等価回路図であり、第３図乃至
第６図に関して説明した部分と同部分は同記号で
指示してある。
成した場合の要部等価回路図であり、第３図乃至
第６図に関して説明した部分と同部分は同記号で
指示してある。
図に於いて、Ａは入力信号、Ｘは出力信号、
CKはクロツク信号、は反転クロツク信号をそ
れぞれ示している。
CKはクロツク信号、は反転クロツク信号をそ
れぞれ示している。
トランスミツシヨン・ゲート回路を構成するに
は、相隣る基本セル列に於けるｐチヤネル・トラ
ンジスタとｎチヤネル・トランジスタとを各々１
個宛用いる。この構成は、第７図の回路構成を具
現化したバルク・パターンを表わす要部平面図で
ある第８図を見ると良く理解できる。尚、第８図
では第３図乃至第７図に関して説明した部分と同
部分は同記号で指示してある。
は、相隣る基本セル列に於けるｐチヤネル・トラ
ンジスタとｎチヤネル・トランジスタとを各々１
個宛用いる。この構成は、第７図の回路構成を具
現化したバルク・パターンを表わす要部平面図で
ある第８図を見ると良く理解できる。尚、第８図
では第３図乃至第７図に関して説明した部分と同
部分は同記号で指示してある。
図に於いて、BC１は或る基本セル列に所属す
る基本セル、BC２は前記基本セル列の隣の基本
セル列に所属する基本セルである。
る基本セル、BC２は前記基本セル列の隣の基本
セル列に所属する基本セルである。
図から判るように、トランスミツシヨン・ゲー
ト回路を構成するには、或る基本セル列に所属す
る基本セルBC１に於けるｎチヤネル・トランジ
スタQN４と前記基本セル列の隣の基本セル列に
所属する基本セルBC２に於けるｐチヤネル・ト
ランジスタQP３とを用いると良い。この例に見
られるように、基本セルが相隣つている場合に於
いては、各々の一部を使用することに依つてトラ
ンスミツシヨン・ゲート回路を構成することがで
きる。
ト回路を構成するには、或る基本セル列に所属す
る基本セルBC１に於けるｎチヤネル・トランジ
スタQN４と前記基本セル列の隣の基本セル列に
所属する基本セルBC２に於けるｐチヤネル・ト
ランジスタQP３とを用いると良い。この例に見
られるように、基本セルが相隣つている場合に於
いては、各々の一部を使用することに依つてトラ
ンスミツシヨン・ゲート回路を構成することがで
きる。
第９図はクロツクド・ゲート回路を構成した場
合の要部等価回路図であり、第３図乃至第８図に
関して説明した部分と同部分は同記号で指示して
ある。
合の要部等価回路図であり、第３図乃至第８図に
関して説明した部分と同部分は同記号で指示して
ある。
この場合、相隣る基本セル列に於けるｐチヤネ
ル・トランジスタとｎチヤネル・トランジスタと
を各々２個宛用いて構成するものであり、その様
子は第８図の回路構成を具現化したバルク・パタ
ーンを表わす要部平面図である第１０図を参照す
れば良く理解できる。尚、第１０図では第３図乃
至第９図に関して説明した部分と同部分は同記号
で指示してある。
ル・トランジスタとｎチヤネル・トランジスタと
を各々２個宛用いて構成するものであり、その様
子は第８図の回路構成を具現化したバルク・パタ
ーンを表わす要部平面図である第１０図を参照す
れば良く理解できる。尚、第１０図では第３図乃
至第９図に関して説明した部分と同部分は同記号
で指示してある。
図から判るように、クロツクド・ゲート回路を
構成するには、或る基本セル列に所属する基本セ
ルBC１に於けるｎチヤネル・トランジスタQN
３及びQN４と前記基本セル列の隣の基本セル列
に所属する基本セルBC２に於けるｐチヤネル・
トランジスタQP３及びQP４を用いて構成すれば
良い。因に、従来の基本セルを用いてクロツク
ド・ゲート回路を構成するには２個を必要とし、
また、面積で見ると、本発明の基本セルに依つた
場合、従来の約1/2にすることができる。
構成するには、或る基本セル列に所属する基本セ
ルBC１に於けるｎチヤネル・トランジスタQN
３及びQN４と前記基本セル列の隣の基本セル列
に所属する基本セルBC２に於けるｐチヤネル・
トランジスタQP３及びQP４を用いて構成すれば
良い。因に、従来の基本セルを用いてクロツク
ド・ゲート回路を構成するには２個を必要とし、
また、面積で見ると、本発明の基本セルに依つた
場合、従来の約1/2にすることができる。
この外、従来の基本セルに依つて構成し得る回
路と同様な回路を構成することができるのは明ら
かであるが、その場合、本発明に於いて新たに付
加されたｐチヤネル・トランジスタQP３及びQP
４、ｎチヤネル・トランジスタQN３及びQN４
が使用されなければ、それ等が位置する部分は配
線領域として使用することができる。尚、複数の
基本セル列が存在する場合、相隣る基本セルの
各々の一部を用いて従来の基本セルに依る場合と
同様の回路、例えば２入力NAND、インバータ
等を構成することができる。
路と同様な回路を構成することができるのは明ら
かであるが、その場合、本発明に於いて新たに付
加されたｐチヤネル・トランジスタQP３及びQP
４、ｎチヤネル・トランジスタQN３及びQN４
が使用されなければ、それ等が位置する部分は配
線領域として使用することができる。尚、複数の
基本セル列が存在する場合、相隣る基本セルの
各々の一部を用いて従来の基本セルに依る場合と
同様の回路、例えば２入力NAND、インバータ
等を構成することができる。
第１１図は他の実施例を表わす要部平面図であ
り、第３図乃至第１０図に関して説明した部分と
同部分は同記号で指示してある。
り、第３図乃至第１０図に関して説明した部分と
同部分は同記号で指示してある。
この実施例では、基本セルとしてBC１ａ，BC
１ｂ，BC１ｃ，BC１ｄの４個が縦に並べて配設
されているが、そのうち、基本セルBC１ａ，BC
１ｂ，BC１ｃでは新たに付加した２個のｐチヤ
ネル・トランジスタQP３及びQP４、２個のｎチ
ヤネル・トランジスタQN３及びQN４の向きが
第４図に関して説明した実施例と相違しているだ
けで他は同じである。即ち、第４図に見られる実
施例では、各トランジスタQP３，QP４，QN
３，QN４のゲート長方向がトランジスタQP１，
QP２，QN１，QN２のそれに対して直交する方
向、即ち、横方向（紙面で見て左右方向）に向い
て配設されているが、第１１図の実施例では、全
トランジスタのゲート長方向は同方向、即ち、縦
方向（紙面で見て上下方向）に向いて配設されて
いる。尚、基本セルCB１ｄは第４図に示したも
のと同じ方向になつている。
１ｂ，BC１ｃ，BC１ｄの４個が縦に並べて配設
されているが、そのうち、基本セルBC１ａ，BC
１ｂ，BC１ｃでは新たに付加した２個のｐチヤ
ネル・トランジスタQP３及びQP４、２個のｎチ
ヤネル・トランジスタQN３及びQN４の向きが
第４図に関して説明した実施例と相違しているだ
けで他は同じである。即ち、第４図に見られる実
施例では、各トランジスタQP３，QP４，QN
３，QN４のゲート長方向がトランジスタQP１，
QP２，QN１，QN２のそれに対して直交する方
向、即ち、横方向（紙面で見て左右方向）に向い
て配設されているが、第１１図の実施例では、全
トランジスタのゲート長方向は同方向、即ち、縦
方向（紙面で見て上下方向）に向いて配設されて
いる。尚、基本セルCB１ｄは第４図に示したも
のと同じ方向になつている。
発明の効果
本発明に依るマスタ・スライス方式に於ける基
本セルでは、ソース領域或いはドレイン領域を共
有する２個のｐチヤネル・トランジスタからなる
ｐチヤネル・トランジスタ領域及びソース領域或
いはドレイン領域を共有する２個のｎチヤネル・
トランジスタからなるｎチヤネル・トランジスタ
領域を有し且つ前記２個ずつのｐチヤネル・トラ
ンジスタ及びｎチヤネル・トランジスタのうち１
個のｐチヤネル・トランジスタと１個のｎチヤネ
ル・トランジスタの各ゲートを共通接続すると共
に残りのｐチヤネル・トランジスタ及びｎチヤネ
ル・トランジスタの各ゲートを共通接続してなる
基本セルに於いて、前記ｐチヤネル領域の外側に
更に２個のｐチヤネル（或いはｎチヤネル）トラ
ンジスタが並設されると共に前記ｎチヤネル領域
の外側に更に２個のｎチヤネル（或いはｐチヤネ
ル）トランジスタが並設されてなる構成になつて
いる。即ち、従来の基本セルる構造に対し、２個
のｐチヤネル・トランジスタ及び２個のｎチヤネ
ル・トランジスタが付加された構成になつている
ものであり、このような構成を採ることに依り、
例えば、２入力NAND或には２入力NORを構成
する場合は従来の基本セルを用いたときと同様に
配線を行ない、また、RAMセル、トランスミツ
シヨン・ゲート回路、クロツクド・ゲート回路を
構成する場合には、新たに付加した４個のトラン
ジスタを使用することに依り、従来の基本セルを
用いて構成した場合と比較すると1/2〜1/3の面積
に回路を形成することが可能になる。
本セルでは、ソース領域或いはドレイン領域を共
有する２個のｐチヤネル・トランジスタからなる
ｐチヤネル・トランジスタ領域及びソース領域或
いはドレイン領域を共有する２個のｎチヤネル・
トランジスタからなるｎチヤネル・トランジスタ
領域を有し且つ前記２個ずつのｐチヤネル・トラ
ンジスタ及びｎチヤネル・トランジスタのうち１
個のｐチヤネル・トランジスタと１個のｎチヤネ
ル・トランジスタの各ゲートを共通接続すると共
に残りのｐチヤネル・トランジスタ及びｎチヤネ
ル・トランジスタの各ゲートを共通接続してなる
基本セルに於いて、前記ｐチヤネル領域の外側に
更に２個のｐチヤネル（或いはｎチヤネル）トラ
ンジスタが並設されると共に前記ｎチヤネル領域
の外側に更に２個のｎチヤネル（或いはｐチヤネ
ル）トランジスタが並設されてなる構成になつて
いる。即ち、従来の基本セルる構造に対し、２個
のｐチヤネル・トランジスタ及び２個のｎチヤネ
ル・トランジスタが付加された構成になつている
ものであり、このような構成を採ることに依り、
例えば、２入力NAND或には２入力NORを構成
する場合は従来の基本セルを用いたときと同様に
配線を行ない、また、RAMセル、トランスミツ
シヨン・ゲート回路、クロツクド・ゲート回路を
構成する場合には、新たに付加した４個のトラン
ジスタを使用することに依り、従来の基本セルを
用いて構成した場合と比較すると1/2〜1/3の面積
に回路を形成することが可能になる。
第１図は従来の基本セルの要部等価回路図、第
２図は第１図に示した基本セルのバルク・パター
ンを表わす要部平面図、第３図は本発明一実施例
の要部等価回路図、第４図は第３図に示した基本
セルのバルク・パターンを表わす要部平面図、第
５図はRAMセルを構成した場合の要部等価回路
図、第６図は第５図に示した回路のバルク・パタ
ーンを表わす要部平面図、第７図はトランスミツ
シヨン・ゲート回路を構成した場合の要部等価回
路図、第８図は第７図に示した回路のバルク・パ
ターンを表わす要部平面図、第９図はクロツク
ド・ゲート回路を構成した場合の要部等価回路
図、第１０図は第９図に示した回路のバルク・パ
ターンを表わす要部平面図、第１１図は他の実施
例のバルク・パターンを表わす要部平面図であ
る。 図に於いて、QP１及びQP２はｐチヤネル・ト
ランジスタ、QN１及びQN２はｎチヤネル・ト
ランジスタ、１はｐ型不純物拡散領域、２はｎ型
不純物拡散領域、３Ｇ１及び３Ｇ２は多結晶シリ
コン・ゲート電極、４CNはｎ型基板コンタク
ト・パターン、４CPはｐ型基板コンタクト・パ
ターン、QP３及びQP４はｐチヤネル・トランジ
スタ、QN３及びQN４はｎチヤネル・トランジ
スタ、５及び６はｐ型不純物拡散領域、７Ｇ１及
び７Ｇ２は多結晶シリコン・ゲート電極、８及び
９はｎ型不純物拡散領域、１０Ｇ１及び１０Ｇ２
は多結晶シリコン・ゲート電極、INV１及び
INV２はインバータ、WRDは読み出しワード
線、は書き込みワード線、Diは入力データ
信号、は反転入力データ信号、は反転出力
データ信号、LAは第１層目のＡ配線、LBは第
２層目のＡ配線、NAは第１層目のＡ配線
LAと半導体基板とのコンタクト部分、NBは第
２層目のＡ配線LBと第１層目のＡ配線LAと
のコンタクト部分、VDDは正側電源レベル、VSS
は接地側電源レベル、Ａは入力信号、Ｘは出力信
号、CKはクロツク信号、は反転クロツク信
号、BC１は或る基本セル列に所属する基本セル、
BC２は基本セルBC１が所属する基本セル列の隣
の基本セル列に所属する基本セル、BC１ａ，BC
１ｂ，BC１ｃ，BC１ｄは基本セルである。
２図は第１図に示した基本セルのバルク・パター
ンを表わす要部平面図、第３図は本発明一実施例
の要部等価回路図、第４図は第３図に示した基本
セルのバルク・パターンを表わす要部平面図、第
５図はRAMセルを構成した場合の要部等価回路
図、第６図は第５図に示した回路のバルク・パタ
ーンを表わす要部平面図、第７図はトランスミツ
シヨン・ゲート回路を構成した場合の要部等価回
路図、第８図は第７図に示した回路のバルク・パ
ターンを表わす要部平面図、第９図はクロツク
ド・ゲート回路を構成した場合の要部等価回路
図、第１０図は第９図に示した回路のバルク・パ
ターンを表わす要部平面図、第１１図は他の実施
例のバルク・パターンを表わす要部平面図であ
る。 図に於いて、QP１及びQP２はｐチヤネル・ト
ランジスタ、QN１及びQN２はｎチヤネル・ト
ランジスタ、１はｐ型不純物拡散領域、２はｎ型
不純物拡散領域、３Ｇ１及び３Ｇ２は多結晶シリ
コン・ゲート電極、４CNはｎ型基板コンタク
ト・パターン、４CPはｐ型基板コンタクト・パ
ターン、QP３及びQP４はｐチヤネル・トランジ
スタ、QN３及びQN４はｎチヤネル・トランジ
スタ、５及び６はｐ型不純物拡散領域、７Ｇ１及
び７Ｇ２は多結晶シリコン・ゲート電極、８及び
９はｎ型不純物拡散領域、１０Ｇ１及び１０Ｇ２
は多結晶シリコン・ゲート電極、INV１及び
INV２はインバータ、WRDは読み出しワード
線、は書き込みワード線、Diは入力データ
信号、は反転入力データ信号、は反転出力
データ信号、LAは第１層目のＡ配線、LBは第
２層目のＡ配線、NAは第１層目のＡ配線
LAと半導体基板とのコンタクト部分、NBは第
２層目のＡ配線LBと第１層目のＡ配線LAと
のコンタクト部分、VDDは正側電源レベル、VSS
は接地側電源レベル、Ａは入力信号、Ｘは出力信
号、CKはクロツク信号、は反転クロツク信
号、BC１は或る基本セル列に所属する基本セル、
BC２は基本セルBC１が所属する基本セル列の隣
の基本セル列に所属する基本セル、BC１ａ，BC
１ｂ，BC１ｃ，BC１ｄは基本セルである。
Claims (1)
- １ ソース領域或いはドレイン領域を共有する２
個のｐチヤネル・トランジスタからなるｐチヤネ
ル・トランジスタ領域及びソース領域或いはドレ
イン領域を共有する２個のｎチヤネル・トランジ
スタからなるｎチヤネル・トランジスタ領域を有
し且つ前記２個ずつのｐチヤネル・トランジスタ
及びｎチヤネル・トランジスタのうち１個のｐチ
ヤネル・トランジスタと１個のｎチヤネル・トラ
ンジスタの各ゲートを共通接続すると共に残りの
ｐチヤネル・トランジスタ及びｎチヤンネル・ト
ランジスタの各ゲートを共通接続してなる基本セ
ルに於いて、前記ｐチヤネル領域の外側に更に２
個のｐチヤネル（或いはｎチヤネル）トランジス
タが並設されると共に前記ｎチヤネル領域の外側
に更に２個のｎチヤネル（或いはｐチヤネル）ト
ランジスタが並設されてなることを特徴とするマ
スタ・スライス方式に於ける基本セル。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125288A JPS6017930A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
| EP84304668A EP0131463B1 (en) | 1983-07-09 | 1984-07-09 | Masterslice semiconductor device |
| KR1019840003972A KR890004568B1 (ko) | 1983-07-09 | 1984-07-09 | 마스터슬라이스형 반도체장치 |
| DE8484304668T DE3477312D1 (de) | 1983-07-09 | 1984-07-09 | Masterslice semiconductor device |
| US07/008,042 US4816887A (en) | 1983-07-09 | 1987-01-21 | CMOS gate array with orthagonal gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125288A JPS6017930A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6017930A JPS6017930A (ja) | 1985-01-29 |
| JPH0329187B2 true JPH0329187B2 (ja) | 1991-04-23 |
Family
ID=14906364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125288A Granted JPS6017930A (ja) | 1983-07-09 | 1983-07-09 | マスタ・スライス方式に於ける基本セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017930A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2868016B2 (ja) * | 1988-12-28 | 1999-03-10 | 沖電気工業株式会社 | ゲートアレイの基本セル |
| EP0394598B1 (en) * | 1989-04-28 | 1996-03-06 | International Business Machines Corporation | An improved gate array cell having FETS of different and optimized sizes |
| JPH03251338A (ja) * | 1990-02-27 | 1991-11-08 | Canon Inc | 試料移送装置 |
| US5300790A (en) * | 1990-06-15 | 1994-04-05 | Seiko Epson Corporation | Semiconductor device |
| SG63558A1 (en) * | 1990-06-15 | 1999-03-30 | Seiko Epson Corp | Semiconductor device |
-
1983
- 1983-07-09 JP JP58125288A patent/JPS6017930A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6017930A (ja) | 1985-01-29 |
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