JPH0322485A - 不揮発性メモリ用電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性メモリ用電界効果トランジスタに関し
、特に浮遊ゲートを有する不揮発性メモリセルに関する
。

〔従来の技術〕

従来の不揮発性メモリ用電界効果トランシスタは、第２
図に示すようにソース１２とトレイン１３間のチャネル
上に第１のケート酸化膜１４、浮遊ゲート電極１５、第
２のゲート酸化膜１６、制御ゲート電極１７を重ね合せ
た（つまり半導体基板の一生面上に１４，］　５，１６
，１．７が設けられている）構造となっていた。

〔発明が解決しようとする課題〕

上述した従来の不揮発性メモリ用電界効果トランジスタ
は、ソースとドレイン間の平坦なチャネル領域上に第１
のゲーｌ−酸化膜、浮遊ゲート、第２のゲート酸化膜、
制御ゲートを有する構造となっていたので、集積回路に
おいて制御ケートの上に絶縁膜を形成し、制御ゲートを
乗り越える形でソース又はドレインと接続する電極配線
を形或する場合に、電極配線がソース又はトレイン部で
湾曲する形になり形威しにくいばかりでなく電極配線切
れが発生し易く、半導体記憶装置の歩留り、信頼性上の
障害となるという欠点かある。

〔課題を解決するための手段〕

本発明の不揮発性メモリ用電界効果トランジスタは、半
導体基板の一生面から内部へ向かって掘られた溝の表面
を覆う第１のゲート絶縁膜と、前記第のゲート絶縁膜で
覆われた溝を埋める浮遊ゲート電極と、前記浮遊ゲート
電極上に設けられた第２のゲート絶縁膜と、前記第２の
ゲート絶縁股上に設けられた制御ゲート電極とを有する
というものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す半導体チップの縦断面
図である。

ｐ型半導体基板１（シリコン）の表面にソース２とドレ
イン３としてｎ型不純物拡散層を形戒し、ソース２とト
レイン３間にｐ型半導体基板１をエッチングして溝を設
けその表面を第１のゲート酸化膜４で被覆し第１の多結
晶シリコン層５を埋め込んで浮遊ゲート電極を形成する
。この後ソース２とドレイン３間の半導体基板表面及び
第１の多結晶シリコン層５上に第２のゲート酸化膜６と
第２の多結晶シリコン層７の制御ゲート電極を形成する
。なお第１のゲート酸化膜４がソース２、ドレイン３と
接しよくするようにしてもよい。

第１のゲート酸化膜４及び第１の多結晶シリコン層の厚
さは、例えはそれぞれ２０ｎｍ及び６０ｎｍにすればよ
い。

浮遊ゲート電極に注入、保持される電荷量によってソー
ス．ドレイン間の抵抗値が変わるのは従来例と同じ原理
によることはいうまでもない。

浮遊ゲート電極が埋め込まれているので、従来例に比較
して平坦性か改善される。

〔発明の効果〕

以上説明したように本発明は、ソースとドレイン間に半
導体基板の一主面から内部へ向けて掘られた溝に第１の
ゲート酸化膜及び浮遊ゲート電極を埋め込むことにより
、不揮発性メモリ用電界効果トランジスタの制御ゲート
電極を乗り越えてソース又はトレインに接続する電極配
線の形成が容易にでき、半導体集積回路チップの平坦化
が可能であり、半導体集積回路チップの表面に形成する
カバー膜等の欠陥を減少させ、集積回路化に適した不揮
発性メモリ用電界効果トランジスタが得られる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体チップの縦断面
図、第２図は従来例を示す半導体チップの縦断面図であ
る。 １，１１・・・ｐ型半導体基板、２，１２・・・ソース
、３，１３・・・ドレイン、４，１４・・・第１のゲー
ト酸化膜、５，１５・・・第１の多結晶シリコン層（浮
遊ゲート電極）、６．１６・・・第２のゲート酸化膜、
７．１７・・・第２の多結晶シリコン層（制御ゲート電
極）。

Claims (1)

【特許請求の範囲】
1. 半導体基板の一主面から内部へ向かって掘られた溝の表
   面を覆う第１のゲート絶縁膜と、前記第のゲート絶縁膜
   で覆われた溝を埋める浮遊ゲート電極と、前記浮遊ゲー
   ト電極上に設けられた第２のゲート絶縁膜と、前記第２
   のゲート絶縁膜上に設けられた制御ゲート電極とを有す
   ることを特徴とする不揮発性メモリ用電界効果トランジ
   スタ。