JP3312691B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
- H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
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- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ(Silicon On In
sulator)構造半導体装置に関する。
sulator)構造半導体装置に関する。
【０００２】
【従来の技術】ＳＯＩ基板には、酸素を単結晶シリコン
基板にイオン注入し、熱処理を施して埋め込み 絶縁層
を形成するＳＩＭＯＸ(Separation by IMplanted OXyge
n) 基板、表面に酸化膜を 形成したシリコン基板と、別
のシリコン基板を貼り合わせた、貼り合わせ基板等があ
る。このＳＯＩ構造を持つ半導体装置として例えば、Ｍ
ＯＳ型トランジスタにおいては、従来のシリコン基板を
用いたＭＯＳトランジスタに比べ、寄生容量を小さくす
ることができるためＳＯＩ基板を用いたＭＯＳトランジ
スタは高速化動作と低消費電力化が可能となる。
基板にイオン注入し、熱処理を施して埋め込み 絶縁層
を形成するＳＩＭＯＸ(Separation by IMplanted OXyge
n) 基板、表面に酸化膜を 形成したシリコン基板と、別
のシリコン基板を貼り合わせた、貼り合わせ基板等があ
る。このＳＯＩ構造を持つ半導体装置として例えば、Ｍ
ＯＳ型トランジスタにおいては、従来のシリコン基板を
用いたＭＯＳトランジスタに比べ、寄生容量を小さくす
ることができるためＳＯＩ基板を用いたＭＯＳトランジ
スタは高速化動作と低消費電力化が可能となる。
【０００３】
【発明が解決しようとする課題】１つのＭＯＳトランジ
スタに対して１つのゲート電極を持つ、シングルゲート
ＳＯＩ型ＭＯＳトランジスタでは、微細化を目的として
素子寸法を小さくしていくと、飽和状態では電流駆動能
力は従来のシリコン基板を用いたＭＯＳトランジスタと
ほとんど変わらなくなってくる。またＳＯＩは素子が絶
縁層により完全分離されるため、基板電位が固定されな
い。そのためドレイン電位の変化に伴い基板電位も変化
するため、ゲート長が0.05μｍ程度までになると短チャ
ネル効果がシリコン基板に比べかえって不利となる。
スタに対して１つのゲート電極を持つ、シングルゲート
ＳＯＩ型ＭＯＳトランジスタでは、微細化を目的として
素子寸法を小さくしていくと、飽和状態では電流駆動能
力は従来のシリコン基板を用いたＭＯＳトランジスタと
ほとんど変わらなくなってくる。またＳＯＩは素子が絶
縁層により完全分離されるため、基板電位が固定されな
い。そのためドレイン電位の変化に伴い基板電位も変化
するため、ゲート長が0.05μｍ程度までになると短チャ
ネル効果がシリコン基板に比べかえって不利となる。
【０００４】本発明は上記課題を克服し、高電流駆動能
力化及び短チャネル効果を抑制できる構造となるＭＯＳ
トランジスタを提供することを目的とする。
力化及び短チャネル効果を抑制できる構造となるＭＯＳ
トランジスタを提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。 （１） 半導体基板内に形成した埋め込み絶縁層によっ
て素子の形成される主面部分を絶縁分離したＳＯＩ型半
導体装置において、先の埋め込み絶縁層の上部にＭＯＳ
トランジスタを有し、先のＭＯＳトランジスタの周囲に
深さ方向で先の埋め込み絶縁層に接する厚さを持つ素子
分離絶縁膜を有し、先の埋め込み絶縁層の下部に埋め込
み電極を有し、先のＭＯＳトランジスタの多結晶シリコ
ンゲート電極と先の埋め込み電極が平面的に重なりを有
していることを特徴とする半導体装置。 （２） 先のゲート電極と先の埋め込み電極が電気的に
接続している半導体装置。 （３） 先のＭＯＳトランジスタ上に層間絶縁膜が設け
られ、先の層間絶縁膜上に金属配線が設けられ、先のゲ
ート電極上の先の層間絶縁膜にコンタクトホールを有
し、先の埋め込み電極上であって先の素子分離領域と先
の層間絶縁膜を有する領域に先の埋め込み電極まで達す
る深さのコンタクトホールを有し、先のゲート電極と先
の埋め込み電極が先のコンタクトホールを介して先の金
属配線により接続されている半導体装置。 （４） 先の埋め込み電極上であって先の素子分離領域
と先の層間絶縁膜を有する領域に先の埋め込み電極まで
達する深さのビアホールを有し、先のゲート電極と先の
埋め込み電極が先のビアホールを介して、先のゲート電
極を構成する多結晶シリコンにより接続されている半導
体装置。 （５） 先の埋め込み電極が先の半導体基板とは逆導電
型である不純物拡散層である半導体装置。 （６） 先の埋め込み電極が先のゲート電極とは異なる
多結晶シリコンであり、先の埋め込み電極と先の半導体
基板の間に絶縁膜を有する半導体装置。 （７） 先の埋め込み絶縁層と先のＭＯＳトランジスタ
のゲート絶縁膜の厚さが等しい半導体装置。
に、本発明は次の手段を用いた。 （１） 半導体基板内に形成した埋め込み絶縁層によっ
て素子の形成される主面部分を絶縁分離したＳＯＩ型半
導体装置において、先の埋め込み絶縁層の上部にＭＯＳ
トランジスタを有し、先のＭＯＳトランジスタの周囲に
深さ方向で先の埋め込み絶縁層に接する厚さを持つ素子
分離絶縁膜を有し、先の埋め込み絶縁層の下部に埋め込
み電極を有し、先のＭＯＳトランジスタの多結晶シリコ
ンゲート電極と先の埋め込み電極が平面的に重なりを有
していることを特徴とする半導体装置。 （２） 先のゲート電極と先の埋め込み電極が電気的に
接続している半導体装置。 （３） 先のＭＯＳトランジスタ上に層間絶縁膜が設け
られ、先の層間絶縁膜上に金属配線が設けられ、先のゲ
ート電極上の先の層間絶縁膜にコンタクトホールを有
し、先の埋め込み電極上であって先の素子分離領域と先
の層間絶縁膜を有する領域に先の埋め込み電極まで達す
る深さのコンタクトホールを有し、先のゲート電極と先
の埋め込み電極が先のコンタクトホールを介して先の金
属配線により接続されている半導体装置。 （４） 先の埋め込み電極上であって先の素子分離領域
と先の層間絶縁膜を有する領域に先の埋め込み電極まで
達する深さのビアホールを有し、先のゲート電極と先の
埋め込み電極が先のビアホールを介して、先のゲート電
極を構成する多結晶シリコンにより接続されている半導
体装置。 （５） 先の埋め込み電極が先の半導体基板とは逆導電
型である不純物拡散層である半導体装置。 （６） 先の埋め込み電極が先のゲート電極とは異なる
多結晶シリコンであり、先の埋め込み電極と先の半導体
基板の間に絶縁膜を有する半導体装置。 （７） 先の埋め込み絶縁層と先のＭＯＳトランジスタ
のゲート絶縁膜の厚さが等しい半導体装置。
【０００６】
【実施例】以下、本発明の詳細について、Ｎ型ＭＯＳト
ランジスタを一実施例として図面を用いて説明する。実
施例１として図１に示すのは、本発明の一実施例の形態
である半導体装置の要部を示す断面図である。図１の半
導体基板１０１はＰ型の貼り合わせＳＯＩ基板であり、
埋め込み絶縁層１０２により素子が形成される半導体基
板１０１の主面が裏面と絶縁されている。この半導体基
板１０１の裏面にあたる埋め込み絶縁層１０２の下部
に、埋め込み電極１０４となるＮ型拡散層を設けてい
る。この時埋め込み絶縁層１０２は埋め込み電極１０４
に対しゲート絶縁膜として働くことになる。
ランジスタを一実施例として図面を用いて説明する。実
施例１として図１に示すのは、本発明の一実施例の形態
である半導体装置の要部を示す断面図である。図１の半
導体基板１０１はＰ型の貼り合わせＳＯＩ基板であり、
埋め込み絶縁層１０２により素子が形成される半導体基
板１０１の主面が裏面と絶縁されている。この半導体基
板１０１の裏面にあたる埋め込み絶縁層１０２の下部
に、埋め込み電極１０４となるＮ型拡散層を設けてい
る。この時埋め込み絶縁層１０２は埋め込み電極１０４
に対しゲート絶縁膜として働くことになる。
【０００７】埋め込み絶縁層１０２上部にはＮ型ＭＯＳ
トランジスタが形成されている。このＭＯＳトランジス
タはＮ型のソース領域１０７、ドレイン領域１０８及び
ゲート絶縁膜１０６を介してゲート電極１０５で構成さ
れている。このＮ型ＭＯＳトランジスタはフィールド絶
縁膜１０３により、平面的に規定されている。そして埋
め込み電極１０４は導通をとるために、フィールド絶縁
膜上に、例えば埋め込んだ多結晶シリコン１０９を配線
としてゲート電極１０５と電気的に接続されている。
尚、金属膜で導通をとってもかまわない。
トランジスタが形成されている。このＭＯＳトランジス
タはＮ型のソース領域１０７、ドレイン領域１０８及び
ゲート絶縁膜１０６を介してゲート電極１０５で構成さ
れている。このＮ型ＭＯＳトランジスタはフィールド絶
縁膜１０３により、平面的に規定されている。そして埋
め込み電極１０４は導通をとるために、フィールド絶縁
膜上に、例えば埋め込んだ多結晶シリコン１０９を配線
としてゲート電極１０５と電気的に接続されている。
尚、金属膜で導通をとってもかまわない。
【０００８】このＭＯＳトランジスタはゲート電圧を印
加すると、埋め込み電極１０４およびゲート電極１０５
を同時に作動させることができる。そのため素子内部に
おいてチャネルが上下に形成され電流駆動力は増加す
る。また埋め込み電極１０４およびゲート電極１０５で
素子内部の基板電位を固定できるため、短チャネル効果
を抑制することができる。
加すると、埋め込み電極１０４およびゲート電極１０５
を同時に作動させることができる。そのため素子内部に
おいてチャネルが上下に形成され電流駆動力は増加す
る。また埋め込み電極１０４およびゲート電極１０５で
素子内部の基板電位を固定できるため、短チャネル効果
を抑制することができる。
【０００９】次に、図１の半導体装置の製造方法の一実
施例を図３及び図４を用いて説明する。図３(a)に示す
ように、単結晶シリコンからなるＰ型半導体基板３０１
の表面にフォトレジスト３０２でパターンを施し、部分
的にＮ型不純物例えばヒ素をイオン打ち込みを行い、埋
め込み電極１０４となるＮ型拡散層を形成する。濃度は
１×１０ 20 ／cm 3 程度である。その後この半導体基板３
０１に熱酸化を施し、半導体基板３０１表面に埋め込み
絶縁層１０２となる酸化膜を形成する。絶縁層１０２を
形成した半導体基板３０１に別のＰ型半導体基板３０３
を貼り合わせ、研磨研削し、ＳＯＩ型の半導体基板１０
１とする。この状態を図３(b)に示す。この時埋め込み
絶縁層１０２の厚さは１０nｍから１００nｍ程度であ
る。尚、ここでは半導体基板３０１に埋め込み絶縁層１
０２を形成したが、貼り合わせる別の半導体基板３０３
に酸化膜を形成し、埋め込み絶縁層１０２とすることも
可能である。
施例を図３及び図４を用いて説明する。図３(a)に示す
ように、単結晶シリコンからなるＰ型半導体基板３０１
の表面にフォトレジスト３０２でパターンを施し、部分
的にＮ型不純物例えばヒ素をイオン打ち込みを行い、埋
め込み電極１０４となるＮ型拡散層を形成する。濃度は
１×１０ 20 ／cm 3 程度である。その後この半導体基板３
０１に熱酸化を施し、半導体基板３０１表面に埋め込み
絶縁層１０２となる酸化膜を形成する。絶縁層１０２を
形成した半導体基板３０１に別のＰ型半導体基板３０３
を貼り合わせ、研磨研削し、ＳＯＩ型の半導体基板１０
１とする。この状態を図３(b)に示す。この時埋め込み
絶縁層１０２の厚さは１０nｍから１００nｍ程度であ
る。尚、ここでは半導体基板３０１に埋め込み絶縁層１
０２を形成したが、貼り合わせる別の半導体基板３０３
に酸化膜を形成し、埋め込み絶縁層１０２とすることも
可能である。
【００１０】このＳＯＩ基板にＬＯＣＯＳ法を用いてフ
ィールド絶縁膜１０３を形成したのち、熱酸化を施すこ
とで半導体基板１０１表面にシリコン酸化膜をゲート絶
縁膜１０６として形成する。ここでゲート絶縁膜１０６
の膜厚は１０nｍから１００nｍ程度で、埋め込み絶縁層
１０２の厚さと同じにする。その後、埋め込み絶縁層１
０２下部のＮ型拡散層である埋め込み電極１０４と導通
をとるため、図４(c)で示すように、フォトレジスト４
０１でパターンを施した後エッチングを行い、任意形状
の溝４０２を形成する。この際エッチングは埋め込み絶
縁層１０２まで行い、Ｎ型拡散層まで到達したのち止ま
るようにする。
ィールド絶縁膜１０３を形成したのち、熱酸化を施すこ
とで半導体基板１０１表面にシリコン酸化膜をゲート絶
縁膜１０６として形成する。ここでゲート絶縁膜１０６
の膜厚は１０nｍから１００nｍ程度で、埋め込み絶縁層
１０２の厚さと同じにする。その後、埋め込み絶縁層１
０２下部のＮ型拡散層である埋め込み電極１０４と導通
をとるため、図４(c)で示すように、フォトレジスト４
０１でパターンを施した後エッチングを行い、任意形状
の溝４０２を形成する。この際エッチングは埋め込み絶
縁層１０２まで行い、Ｎ型拡散層まで到達したのち止ま
るようにする。
【００１１】エッチングにより形成した溝４０２に、埋
め込み電極１０４と導通をとるため配線となる多結晶シ
リコン１０９を埋め込み、さらに素子上部のゲート電極
１０５を形成するため多結晶シリコン層を堆積させる。
この状態を図４(d)に示す。この多結晶シリコンには導
電性を持たせるためリンのプリデポを施す。そして図３
(d)で示すように、フォトレジストでパターンを施し、
エッチングすることでゲート電極１０５を形成する。
め込み電極１０４と導通をとるため配線となる多結晶シ
リコン１０９を埋め込み、さらに素子上部のゲート電極
１０５を形成するため多結晶シリコン層を堆積させる。
この状態を図４(d)に示す。この多結晶シリコンには導
電性を持たせるためリンのプリデポを施す。そして図３
(d)で示すように、フォトレジストでパターンを施し、
エッチングすることでゲート電極１０５を形成する。
【００１２】形成したゲート電極１０５及びフィールド
絶縁膜１０３をマスクとしてＮ型不純物例えばヒ素をイ
オン打ち込みし、ソース領域１０７およびドレイン領域
１０８を形成する。その後層間絶縁膜(図示せず)を堆積
させ、フォトレジストでパターンを施しエッチングを行
い、形成した溝に金属膜を堆積させ、ソース領域１０
７、ドレイン領域１０８及びゲート電極１０５と電気的
接続をとる。
絶縁膜１０３をマスクとしてＮ型不純物例えばヒ素をイ
オン打ち込みし、ソース領域１０７およびドレイン領域
１０８を形成する。その後層間絶縁膜(図示せず)を堆積
させ、フォトレジストでパターンを施しエッチングを行
い、形成した溝に金属膜を堆積させ、ソース領域１０
７、ドレイン領域１０８及びゲート電極１０５と電気的
接続をとる。
【００１３】実施例２として図５に示すのは、本発明の
他の実施例の形態である半導体装置の要部を示す断面図
である。図５では、貼り合わせＳＯＩ基板である半導体
基板５０１の裏面にあたる埋め込み絶縁層５０２の下部
に、絶縁膜５１０で覆われた多結晶シリコンを埋め込
み、この多結晶シリコンを埋め込み電極５０４としてい
る。
他の実施例の形態である半導体装置の要部を示す断面図
である。図５では、貼り合わせＳＯＩ基板である半導体
基板５０１の裏面にあたる埋め込み絶縁層５０２の下部
に、絶縁膜５１０で覆われた多結晶シリコンを埋め込
み、この多結晶シリコンを埋め込み電極５０４としてい
る。
【００１４】埋め込み絶縁層５０２上部にはＮ型ＭＯＳ
トランジスタが形成されており、実施例１と同様に、素
子の上下にゲート電極を有する構造となるため電流駆動
力は増加し、また短チャネル効果を抑制することができ
る。次に図５に示す本発明の他の実施例の形態である半
導体装置の製造方法を、図６を用いて説明する。
トランジスタが形成されており、実施例１と同様に、素
子の上下にゲート電極を有する構造となるため電流駆動
力は増加し、また短チャネル効果を抑制することができ
る。次に図５に示す本発明の他の実施例の形態である半
導体装置の製造方法を、図６を用いて説明する。
【００１５】単結晶シリコンからなるＰ型半導体基板６
０１の表面にフォトレジストでパターンを施し、エッチ
ングを行い、埋め込み電極となる位置に深さ０.１μｍ
から０.５μｍ程度の溝を形成する。この半導体基板６
０１に部分的に熱酸化を施し、溝に絶縁膜５１０となる
３０nｍ程度の酸化膜を形成する。その後図６(a)に示す
ように多結晶シリコンを溝に埋め込み、埋め込み電極５
０４を形成する。この際、多結晶シリコンに導電性を持
たせるためリンのプリデポを施している。この実施例２
では、素子を形成する側である、別のＰ型半導体基板６
０２に熱酸化を施して表面に埋め込み絶縁層５０２とな
る酸化膜を形成したのち、埋め込み電極５０４を埋め込
んだ半導体基板６０１と貼り合わせ、研磨研削し、ＳＯ
Ｉ型の半導体基板５０１とした。
０１の表面にフォトレジストでパターンを施し、エッチ
ングを行い、埋め込み電極となる位置に深さ０.１μｍ
から０.５μｍ程度の溝を形成する。この半導体基板６
０１に部分的に熱酸化を施し、溝に絶縁膜５１０となる
３０nｍ程度の酸化膜を形成する。その後図６(a)に示す
ように多結晶シリコンを溝に埋め込み、埋め込み電極５
０４を形成する。この際、多結晶シリコンに導電性を持
たせるためリンのプリデポを施している。この実施例２
では、素子を形成する側である、別のＰ型半導体基板６
０２に熱酸化を施して表面に埋め込み絶縁層５０２とな
る酸化膜を形成したのち、埋め込み電極５０４を埋め込
んだ半導体基板６０１と貼り合わせ、研磨研削し、ＳＯ
Ｉ型の半導体基板５０１とした。
【００１６】以後は先に示した実施例１と同様にＮ型Ｍ
ＯＳトランジスタを形成する。なお、本実施の形態では
Ｎ型ＭＯＳトランジスタについて説明したが、Ｐ型ＭＯ
Ｓトランジスタについても同様の構成は可能である。
ＯＳトランジスタを形成する。なお、本実施の形態では
Ｎ型ＭＯＳトランジスタについて説明したが、Ｐ型ＭＯ
Ｓトランジスタについても同様の構成は可能である。
【００１７】
【発明の効果】以上述べたように本発明により得られる
効果は以下のようになる。ＳＯＩ型半導体装置におい
て、ＭＯＳトランジスタの下部にも電極を有する、ダブ
ルゲート構造にすることで、より高電流駆動力化が可能
となる効果がある。また本発明により短チャネル効果抑
制がより効果的となる。
効果は以下のようになる。ＳＯＩ型半導体装置におい
て、ＭＯＳトランジスタの下部にも電極を有する、ダブ
ルゲート構造にすることで、より高電流駆動力化が可能
となる効果がある。また本発明により短チャネル効果抑
制がより効果的となる。
【図１】図１は、本発明の一実施例の形態である半導体
装置の要部を示す断面図である。
装置の要部を示す断面図である。
【図２】図２は、本発明の一実施例の形態である半導体
装置の要部を示す平面図である。
装置の要部を示す平面図である。
【図３】図３は、本発明の一実施例の形態である半導体
装置の要部の工程で、図２のＡ−Ａ’線に沿った断面図
である。
装置の要部の工程で、図２のＡ−Ａ’線に沿った断面図
である。
【図４】図４は、本発明の一実施例の形態である半導体
装置の要部の工程で、図２のＢ−Ｂ’線に沿った断面図
である。
装置の要部の工程で、図２のＢ−Ｂ’線に沿った断面図
である。
【図５】図５は、本発明の他の実施例の形態である半導
体装置の要部を示す断面図である。
体装置の要部を示す断面図である。
【図６】図６は、本発明の他の実施例の形態である半導
体装置の要部の工程断面図である。
体装置の要部の工程断面図である。
１０１ ＳＯＩ型半導体基板 １０２ 埋め込み絶縁層 １０３ フィールド絶縁膜 １０４ 埋め込み電極 １０５ ゲート電極 １０６ ゲート絶縁膜 １０７ ソース領域 １０８ ドレイン領域 １０９ 多結晶シリコン ２０１ 素子内部領域 ３０１ Ｐ型半導体基板 ３０２ フォトレジスト ３０３ Ｐ型半導体基板 ４０１ フォトレジスト ４０２ エッチングにより形成した溝 ４０３ ＳＯＩ型半導体基板 ５０２ 埋め込み絶縁層 ５０３ フィールド絶縁膜 ５０４ 埋め込み電極 ５０５ ゲート電極 ５０６ ゲート絶縁膜 ５０７ ソース領域 ５０８ ドレイン領域 ５０９ 多結晶シリコン ５１０ 絶縁膜 ６０１ Ｐ型半導体基板 ６０２ Ｐ型半導体基板
Claims (2)
- 【請求項１】 第一の半導体基板と、 前記第一の半導体基板表面に形成された凹部に、熱酸化
により形成された絶縁膜を介して形成された多結晶シリ
コンよりなる埋め込み電極と、 前記第一の半導体基板表面と前記埋め込み電極の上に、
膜厚10〜100ｎｍの埋め込み絶縁膜を介して形成された
第二の半導体基板と、 前記第二の半導体基板に形成され、半導体領域を規定す
るためのフィールド絶縁膜と、 前記第二の半導体基板表面に形成されたゲート絶縁膜
と、前記ゲート絶縁膜及び前記フィールド絶縁膜上に、前記
埋め込み電極と平面的に重なりを有するように形成され
た 多結晶シリコンよりなるゲート電極と、 前記フィールド絶縁膜及び前記ゲート電極をマスクとし
て、前記第二の半導体基板に不純物を注入して形成され
たソース領域及びドレイン領域と、 前記フィールド絶縁膜及び前記埋め込み絶縁膜に形成さ
れた前記埋め込み電極まで達する接続孔と、 前記接続孔に埋め込まれ、前記埋め込み電極と前記ゲー
ト電極とを接続する多結晶シリコンよりなる配線とから
なることを特徴とする半導体装置。 - 【請求項２】 前記埋め込み絶縁層と前記ゲート絶縁膜
の厚さが等しい請求項１記載の半導体装置。
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| JP11136999A JP3312691B2 (ja) | 1999-04-19 | 1999-04-19 | 半導体装置 |
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| JP3312691B2 true JP3312691B2 (ja) | 2002-08-12 |
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ID=14559458
Family Applications (1)
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