JPH03148836A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH03148836A JPH03148836A JP28756689A JP28756689A JPH03148836A JP H03148836 A JPH03148836 A JP H03148836A JP 28756689 A JP28756689 A JP 28756689A JP 28756689 A JP28756689 A JP 28756689A JP H03148836 A JPH03148836 A JP H03148836A
- Authority
- JP
- Japan
- Prior art keywords
- laser
- polycrystalline silicon
- impurity
- film transistor
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 239000010408 film Substances 0.000 claims description 17
- 230000007547 defect Effects 0.000 abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 7
- 239000013078 crystal Substances 0.000 abstract description 5
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910015900 BF3 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野〕
本発明は、多結晶シリコンを用いた薄膜トランジスタの
製造方法に関し、レーザドーピング技術を用いた薄膜ト
ランジスタに関するものである。
製造方法に関し、レーザドーピング技術を用いた薄膜ト
ランジスタに関するものである。
本発明は、薄膜トランジスタのソース領域およびドレイ
ン領域をセルファライン法によって形成し、レーザドー
ピング技術によって接合を形成する方法である。まず、
ゲート酸化膜とその上に多−結晶シリコンのゲート領域
を形成し、このゲート領域をマスクとして、三弗化硼素
を含むガスの雰囲気中で、短波長のパルスレーザである
エキシマレーザを照射することによって、ソース領域お
よびドレイン領域を形成する工程を含む薄膜トランジス
タの製造方法である。薄膜トランジスタのソース領域お
よびドレインＮ域の膜厚は５００オングストローム以下
にもかかわらず、欠陥の少ない低抵抗の領域を形成する
ことができる。
ン領域をセルファライン法によって形成し、レーザドー
ピング技術によって接合を形成する方法である。まず、
ゲート酸化膜とその上に多−結晶シリコンのゲート領域
を形成し、このゲート領域をマスクとして、三弗化硼素
を含むガスの雰囲気中で、短波長のパルスレーザである
エキシマレーザを照射することによって、ソース領域お
よびドレイン領域を形成する工程を含む薄膜トランジス
タの製造方法である。薄膜トランジスタのソース領域お
よびドレインＮ域の膜厚は５００オングストローム以下
にもかかわらず、欠陥の少ない低抵抗の領域を形成する
ことができる。
（従来の技術〕
半導体単結晶基板上に、レーザ、特に短波長のパルスレ
ーザであるエキシマレーザを照射して不純物を導入する
、いわゆるレーザドーピング技術を用いて浅い接合を形
成する方法が提案されていた。例えば、ＣＩ Ｌ Ｄ
（Ｇａｓ Ｉｍｍｅｒｓｉｏｎ Ｌａｓｅｒ Ｄｏｐｉ
ｎ１）と呼ばれるＰチャンネルＭＯＳＦＥＴの製造方
法があった（ＩＥＩＥＥ Ｉ！ｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅ Ｌｅｔｔｅｒｓ、Ｖ。
ーザであるエキシマレーザを照射して不純物を導入する
、いわゆるレーザドーピング技術を用いて浅い接合を形
成する方法が提案されていた。例えば、ＣＩ Ｌ Ｄ
（Ｇａｓ Ｉｍｍｅｒｓｉｏｎ Ｌａｓｅｒ Ｄｏｐｉ
ｎ１）と呼ばれるＰチャンネルＭＯＳＦＥＴの製造方
法があった（ＩＥＩＥＥ Ｉ！ｌｅｃｔｒｏｎ Ｄｅｖ
ｉｃｅ Ｌｅｔｔｅｒｓ、Ｖ。
１．９ Ｎｏ、１０．１９８８年５４２ないし５４４頁
）。
）。
その製造方法の概略を、第２図ａないしＣに示す、まず
、第２図ａに示すように、半導体単結晶基板１の表面に
、絶縁分離のためのバンド酸化膜２ａと窒化膜２ｂを所
定の領域に形成する。次に、第２図すに示すように、フ
ィールド酸化膜３を形成後、ゲート酸化膜４を形成し、
さらに多結晶シリコンのゲート電極５を形成する。多結
晶シリコ ンのゲート電極の側面を含めて酸化してシリ
コン酸化膜の側壁６を形成してお（，この側壁は、不純
物導入の際、横方向の拡散距離に見合う厚さにしておく
、次に、第１図Ｃに示すようにソース・ドレインとなる
べき領域の酸化膜を除去した後、例えば三弗化硼素のよ
うな不臓物ガスフを含む雰［気中て、波長が３０８ナノ
メートルのＸｅＣｌのエキシマレーザ８を照射しつつ、
ソース領域９ａおよびドレイン領域９ｂにＰ型の不臓物
を導入する。
、第２図ａに示すように、半導体単結晶基板１の表面に
、絶縁分離のためのバンド酸化膜２ａと窒化膜２ｂを所
定の領域に形成する。次に、第２図すに示すように、フ
ィールド酸化膜３を形成後、ゲート酸化膜４を形成し、
さらに多結晶シリコンのゲート電極５を形成する。多結
晶シリコ ンのゲート電極の側面を含めて酸化してシリ
コン酸化膜の側壁６を形成してお（，この側壁は、不純
物導入の際、横方向の拡散距離に見合う厚さにしておく
、次に、第１図Ｃに示すようにソース・ドレインとなる
べき領域の酸化膜を除去した後、例えば三弗化硼素のよ
うな不臓物ガスフを含む雰［気中て、波長が３０８ナノ
メートルのＸｅＣｌのエキシマレーザ８を照射しつつ、
ソース領域９ａおよびドレイン領域９ｂにＰ型の不臓物
を導入する。
このエキシマレーザを用いた不純物の導入によって浅い
接合を形成することができる。しかし、基板が単結晶の
シリコン基板を用いた場合、浅い接合部分や、フィール
ド酸化膜と接合の境界部分において欠陥が発生しやすい
おそれがあった。
接合を形成することができる。しかし、基板が単結晶の
シリコン基板を用いた場合、浅い接合部分や、フィール
ド酸化膜と接合の境界部分において欠陥が発生しやすい
おそれがあった。
近年、メモり装置の大容量化を実現するために、メモり
回路の負荷抵抗として薄膜トランジスタをすでに形成さ
れたＩＣ素子の上に絶縁膜を設けてその表面にＰチャン
ネルのＭＯＳＦＥＴ等を形成する、いわゆるスタックド
薄膜トランジスタ（以下スタックドＴＥＴという）を形
成する構造のメモり装置が提案されていた。
回路の負荷抵抗として薄膜トランジスタをすでに形成さ
れたＩＣ素子の上に絶縁膜を設けてその表面にＰチャン
ネルのＭＯＳＦＥＴ等を形成する、いわゆるスタックド
薄膜トランジスタ（以下スタックドＴＥＴという）を形
成する構造のメモり装置が提案されていた。
（発明が解決しようとする課題〕
前記スタックドＴＰＴのソース領域およびドレイン領域
を形成するには、接合近傍の欠陥が少なく、かつチャン
ネル長に影響を及ぼす接合の移動ができるだけ小さい必
要があった。従来のイオン注入法による不純物の注入を
行えば、非晶質化した注入領域の活性化と再結晶化のた
めに熱処理を必要とし、そのためにランプアニール等が
行われていた。
を形成するには、接合近傍の欠陥が少なく、かつチャン
ネル長に影響を及ぼす接合の移動ができるだけ小さい必
要があった。従来のイオン注入法による不純物の注入を
行えば、非晶質化した注入領域の活性化と再結晶化のた
めに熱処理を必要とし、そのためにランプアニール等が
行われていた。
しかしながら、サブミクロン以下のチャンネル長の短い
スタックドＴＰＴを実現するには、下部に構成したｔＣ
素子への熱の影響を避けるために、低温で局所的な輻射
エネルギーを短時間加え、かつ接合近傍の結晶性を向上
させる必要があった。
スタックドＴＰＴを実現するには、下部に構成したｔＣ
素子への熱の影響を避けるために、低温で局所的な輻射
エネルギーを短時間加え、かつ接合近傍の結晶性を向上
させる必要があった。
本発明による薄膜トランジスタの製造方法では、短波長
のパルスレーザであるエキシマレ−ザラ用いて、局所的
にソース領域およびドレイン領域をメルトさせてドーピ
ングし、熱処理も同時に行うことによって横方向への拡
散が小さいスタックドＴＰＴを実現することができる。
のパルスレーザであるエキシマレ−ザラ用いて、局所的
にソース領域およびドレイン領域をメルトさせてドーピ
ングし、熱処理も同時に行うことによって横方向への拡
散が小さいスタックドＴＰＴを実現することができる。
本発明による薄膜トランジスタの製造方法では、短波長
のパルスレーザを用いてソースＮＮｉおよびドレイン領
域を照射するとき、ソース領域およびドレイン領域の多
結晶シリコンの膜厚は５００オングストローム以下であ
り、レーザ照射によってメルトする深さは、およそ４０
０オングストロームであるから、再結晶化に伴う欠陥の
発生も少なく、接合の移動も５００オングストローム以
下にすることができる。
のパルスレーザを用いてソースＮＮｉおよびドレイン領
域を照射するとき、ソース領域およびドレイン領域の多
結晶シリコンの膜厚は５００オングストローム以下であ
り、レーザ照射によってメルトする深さは、およそ４０
０オングストロームであるから、再結晶化に伴う欠陥の
発生も少なく、接合の移動も５００オングストローム以
下にすることができる。
本発明の実施例を第１図ａｈよび第１図すを用いて説明
する。
する。
第１図ａに示すように、メモリ等のＩｃ素子をすてに形
成した（図示せず）半導体単結晶基板１の表面に絶縁膜
１１を形成する。この絶縁１１１１は下部のＩＣ素子と
の分離や配線を行うための層間絶縁膜で、通常Ｓｉｎｇ
膜を用いる。次に、絶縁ｍｉｌｌの表面にＣＶＤ法等に
よって多結晶シリコンｌｉ１２をおよそ４００オングス
トローム成長させる。次に、ゲート酸化１１４とゲート
電極となるべき多結晶シリコン１３を形成して所定のチ
ャンネル長に対応した幅の多結晶シリコンのパターンを
形成する。次に、第１図すに示すように、例えば三弗化
硼素のようなＰ型の不純物ガスフの雰囲気中で、ＸｅＣ
ｌのエキシマレーザ８を照射する。エキシマレーザ８の
照射によって、多結晶シリコン層１２はメルトし、ソー
ス領域１４ａおよびドレイン領域１４ｂに不純物がメル
ト領域以内に導入される。所定のエキシマレーザの走査
時間によって不純物導入領域の再結晶化が行われるので
、接合部の欠陥の発生は少なくｚ低抵抗のソース領域１
４ａとドレイン領域１４ｂを形成することができる。接
合の深さは、多結晶シリコン膜１２の厚さによって制限
されるので、レーザのパワーやパルス幅の変化による影
響は、単結晶基板へのレーザドーピングに比し少ない。
成した（図示せず）半導体単結晶基板１の表面に絶縁膜
１１を形成する。この絶縁１１１１は下部のＩＣ素子と
の分離や配線を行うための層間絶縁膜で、通常Ｓｉｎｇ
膜を用いる。次に、絶縁ｍｉｌｌの表面にＣＶＤ法等に
よって多結晶シリコンｌｉ１２をおよそ４００オングス
トローム成長させる。次に、ゲート酸化１１４とゲート
電極となるべき多結晶シリコン１３を形成して所定のチ
ャンネル長に対応した幅の多結晶シリコンのパターンを
形成する。次に、第１図すに示すように、例えば三弗化
硼素のようなＰ型の不純物ガスフの雰囲気中で、ＸｅＣ
ｌのエキシマレーザ８を照射する。エキシマレーザ８の
照射によって、多結晶シリコン層１２はメルトし、ソー
ス領域１４ａおよびドレイン領域１４ｂに不純物がメル
ト領域以内に導入される。所定のエキシマレーザの走査
時間によって不純物導入領域の再結晶化が行われるので
、接合部の欠陥の発生は少なくｚ低抵抗のソース領域１
４ａとドレイン領域１４ｂを形成することができる。接
合の深さは、多結晶シリコン膜１２の厚さによって制限
されるので、レーザのパワーやパルス幅の変化による影
響は、単結晶基板へのレーザドーピングに比し少ない。
不純物ガスフをゲートの多結晶シリコン１３へ同時に導
入し、ゲート電極１５とすれば、１度のレーザドーピン
グでソースとドレインおよびゲートを形成することがで
きる。
入し、ゲート電極１５とすれば、１度のレーザドーピン
グでソースとドレインおよびゲートを形成することがで
きる。
本発明の実施例においては、Ｐ型の不純物ガスを用いて
説明したが、Ｎ型の不純物ガスであってもよい。
説明したが、Ｎ型の不純物ガスであってもよい。
〔発明の効果）
本発明による薄膜トランジスタの製造方法によれば、ソ
ース領域およびドレイン領域の膜厚を５００オングスト
ローム以下としているので、不純物の横方向拡散が膜厚
以下に抑制され、かつ欠陥の発生が少なく低抵抗のソー
ス領域およびドレイン領域を形成することができるので
ー、リーク電流の小さいｆｉＩＩ膜トランジスタを実現
することができる。
ース領域およびドレイン領域の膜厚を５００オングスト
ローム以下としているので、不純物の横方向拡散が膜厚
以下に抑制され、かつ欠陥の発生が少なく低抵抗のソー
ス領域およびドレイン領域を形成することができるので
ー、リーク電流の小さいｆｉＩＩ膜トランジスタを実現
することができる。
第１図ａおよび第１図すは本発明の薄膜トランジスタを
製造する工程図、第２図ａ乃至第２図Ｃは従来のＭＯＳ
ＦＥＴを製造する工程図である。
製造する工程図、第２図ａ乃至第２図Ｃは従来のＭＯＳ
ＦＥＴを製造する工程図である。
Claims (1)
- 絶縁膜上の多結晶シリコン層の表面にゲート領域を形
成し、該ゲート領域を不純物導入に対するマスクとして
、不純物ガスの雰囲気中で短波長のパルスレーザを照射
することによって、ソース領域およびドレイン領域を形
成する工程を含む薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28756689A JPH03148836A (ja) | 1989-11-06 | 1989-11-06 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28756689A JPH03148836A (ja) | 1989-11-06 | 1989-11-06 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148836A true JPH03148836A (ja) | 1991-06-25 |
Family
ID=17718999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28756689A Pending JPH03148836A (ja) | 1989-11-06 | 1989-11-06 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148836A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104196A (ja) * | 1991-10-04 | 1994-04-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US5938839A (en) * | 1991-10-04 | 1999-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor device |
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US6424008B1 (en) | 1992-10-30 | 2002-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Memory device having a floating gate |
| US6683350B1 (en) | 1993-02-05 | 2004-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
-
1989
- 1989-11-06 JP JP28756689A patent/JPH03148836A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06104196A (ja) * | 1991-10-04 | 1994-04-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US5938839A (en) * | 1991-10-04 | 1999-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor device |
| US6660575B1 (en) | 1991-10-04 | 2003-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor device |
| US6919239B2 (en) | 1991-10-04 | 2005-07-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor device |
| US6323069B1 (en) | 1992-03-25 | 2001-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using light irradiation to form impurity regions |
| US6569724B2 (en) | 1992-03-25 | 2003-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect transistor and method for forming the same |
| US6887746B2 (en) | 1992-03-25 | 2005-05-03 | Semiconductor Energy Lab | Insulated gate field effect transistor and method for forming the same |
| US6424008B1 (en) | 1992-10-30 | 2002-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Memory device having a floating gate |
| US7622343B2 (en) | 1992-10-30 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Laser processing method, method for forming a flash memory, insulated gate semiconductor device and method for forming the same |
| US6683350B1 (en) | 1993-02-05 | 2004-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
| US7011993B2 (en) | 1993-02-05 | 2006-03-14 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
| US7394130B2 (en) | 1993-02-05 | 2008-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Transistor and method for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6251712B1 (en) | Method of using phosphorous to getter crystallization catalyst in a p-type device | |
| US4463492A (en) | Method of forming a semiconductor device on insulating substrate by selective amorphosization followed by simultaneous activation and reconversion to single crystal state | |
| US5930608A (en) | Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity | |
| JP3211394B2 (ja) | 半導体装置の製造方法 | |
| JPH0451071B2 (ja) | ||
| JP2001028448A (ja) | 薄膜トランジスタの作製方法 | |
| US7018874B2 (en) | Method for fabricating thin-film transistor | |
| JP2961375B2 (ja) | 半導体装置の製造方法 | |
| JPH03148836A (ja) | 薄膜トランジスタの製造方法 | |
| JP2004055838A (ja) | 薄膜トランジスタの製造方法 | |
| JP3374455B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2002246329A (ja) | 半導体基板の極浅ｐｎ接合の形成方法 | |
| JP2707654B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2718074B2 (ja) | 薄膜半導体層の形成方法 | |
| JP2004119636A (ja) | 半導体装置およびその製造方法 | |
| JP2700320B2 (ja) | 半導体装置の製造方法 | |
| Colinge et al. | Transistors made in single-crystal SOI films | |
| JP2808749B2 (ja) | 半導体基板への接合形成方法 | |
| JPH0677155A (ja) | 半導体基板の熱処理方法 | |
| JP3765936B2 (ja) | 半導体装置の作製方法 | |
| JP2830718B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH11261078A (ja) | 半導体装置の製造方法 | |
| JPS61166074A (ja) | 絶縁ゲ−ト型トランジスタ及びその製造方法 | |
| JP2933081B2 (ja) | 半導体装置の製造方法 | |
| KR0136532B1 (ko) | 박막트랜지스터 제조방법 |