JPH0259618B2 - - Google Patents
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- JPH0259618B2 JPH0259618B2 JP16146283A JP16146283A JPH0259618B2 JP H0259618 B2 JPH0259618 B2 JP H0259618B2 JP 16146283 A JP16146283 A JP 16146283A JP 16146283 A JP16146283 A JP 16146283A JP H0259618 B2 JPH0259618 B2 JP H0259618B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- silicon oxide
- etching
- conductor wiring
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係り、特に
導体配線パターンを断線なく形成する方法に関す
る。
導体配線パターンを断線なく形成する方法に関す
る。
第１図は従来の半導体集積回路での２層配線構
造を示している。拡散層が形成されたSi基板１に
シリコン酸化膜２を介してAl等による第１の導
体配線３1，３2を形成し、この上に層間絶縁膜と
してシリコン酸化膜４を介して第２の導体配線５
を形成した状態である。このような構造を得るに
当り、配線の相互接続のためシリコン酸化膜４に
コンタクト孔を開口するエツチング工程で、通常
のPEP工程ではマスク合せずれによりコンタク
ト孔が所望の位置からずれて形成されることがあ
る。この場合、このコンタクト孔端部ではオーバ
ーエツチングにより細くて深い溝が形成され、図
示のように第２の導体配線５はこの細溝部で断線
を生じ易くなる。
造を示している。拡散層が形成されたSi基板１に
シリコン酸化膜２を介してAl等による第１の導
体配線３1，３2を形成し、この上に層間絶縁膜と
してシリコン酸化膜４を介して第２の導体配線５
を形成した状態である。このような構造を得るに
当り、配線の相互接続のためシリコン酸化膜４に
コンタクト孔を開口するエツチング工程で、通常
のPEP工程ではマスク合せずれによりコンタク
ト孔が所望の位置からずれて形成されることがあ
る。この場合、このコンタクト孔端部ではオーバ
ーエツチングにより細くて深い溝が形成され、図
示のように第２の導体配線５はこの細溝部で断線
を生じ易くなる。
このような配線の断線を防ぐためには、通常コ
ンタクト孔に対応するマスクパターンの合わせず
れを考慮して、予め下層の導体配線の幅をコンタ
クト部で太くしておくことが行われる。
ンタクト孔に対応するマスクパターンの合わせず
れを考慮して、予め下層の導体配線の幅をコンタ
クト部で太くしておくことが行われる。
しかしこのようにすると、配線の高密度化が難
しくなり、集積回路の高集積化が阻害される。
しくなり、集積回路の高集積化が阻害される。
本発明は上記の点に鑑み、素子の集積度を低下
させることなく配線の断線を確実に防止するよう
にした半導体装置の製造方法を提供することを目
的とする。
させることなく配線の断線を確実に防止するよう
にした半導体装置の製造方法を提供することを目
的とする。
本発明は、層間絶縁膜の形成工程に特徴を有す
る。即ち半導体基板上に第１の導体配線を形成し
てその配線間の凹部をまずCVD法による第１の
シリコン酸化膜で埋めて平坦化する。この後前記
CVD法とは条件を異ならせたCVD法によつて全
面にシリコン過剰の第２のシリコン酸化膜を堆積
し、続いて同じ反応炉内で条件を元に戻して第３
のシリコン酸化膜を連続的に堆積する。そしてコ
ンタクト孔開口用マスクを形成し、まず第３のシ
リコン酸化膜をそのエツチング速度が第２のシリ
コン酸化膜に対するそれより速い第１のエツチン
グ法で選択エツチングし、次いで第２のシリコン
酸化膜をそのエツチング速度が第１、第３のシリ
コン酸化膜に対するそれより速い第２のエツチン
グ法で選択エツチングしてコンタクト孔を開口す
る。これら第１、第２のエツチング法は互いに条
件を異ならせた反応性イオンエツチング（RIE）
法により容易に可能である。そして第１の導体配
線にコンタクトする第２の導体配線を形成して完
成する。
る。即ち半導体基板上に第１の導体配線を形成し
てその配線間の凹部をまずCVD法による第１の
シリコン酸化膜で埋めて平坦化する。この後前記
CVD法とは条件を異ならせたCVD法によつて全
面にシリコン過剰の第２のシリコン酸化膜を堆積
し、続いて同じ反応炉内で条件を元に戻して第３
のシリコン酸化膜を連続的に堆積する。そしてコ
ンタクト孔開口用マスクを形成し、まず第３のシ
リコン酸化膜をそのエツチング速度が第２のシリ
コン酸化膜に対するそれより速い第１のエツチン
グ法で選択エツチングし、次いで第２のシリコン
酸化膜をそのエツチング速度が第１、第３のシリ
コン酸化膜に対するそれより速い第２のエツチン
グ法で選択エツチングしてコンタクト孔を開口す
る。これら第１、第２のエツチング法は互いに条
件を異ならせた反応性イオンエツチング（RIE）
法により容易に可能である。そして第１の導体配
線にコンタクトする第２の導体配線を形成して完
成する。
本発明においては上述のように、シリコン成分
の異なる第２、第３のシリコン酸化膜の積層膜を
層間絶縁膜とし、コンタクト孔形成に当つてはま
ず第２のシリコン酸化膜がいわばストツパとなる
ような条件の第１のエツチング法で第３のシリコ
ン酸化膜をエツチングし、次いで第２のシリコン
酸化膜をエツチングする。従つて従来法における
ように、コンタク孔形成用マスクに合せずれがあ
つた場合にも細溝が形成されることがなく、その
結果配線の断線が確実に防止される。またその結
果として下層配線をたらせる必要がなくなり、従
つて集積回路の高集積化を図ることができる。
の異なる第２、第３のシリコン酸化膜の積層膜を
層間絶縁膜とし、コンタクト孔形成に当つてはま
ず第２のシリコン酸化膜がいわばストツパとなる
ような条件の第１のエツチング法で第３のシリコ
ン酸化膜をエツチングし、次いで第２のシリコン
酸化膜をエツチングする。従つて従来法における
ように、コンタク孔形成用マスクに合せずれがあ
つた場合にも細溝が形成されることがなく、その
結果配線の断線が確実に防止される。またその結
果として下層配線をたらせる必要がなくなり、従
つて集積回路の高集積化を図ることができる。
第２図ａ〜ｆは本発明の一実施例の製造工程を
示す断面図である。まず所望の素子が形成された
Si基板１１上にシリコン酸化膜（SiO2）等の絶
縁膜１２を介して約0.8μｍのAl膜をマグネツトロ
ンスパツタ法により被着し、これをCCl4とCl2の
混合ガスを用いたRIE法により選択エツチングし
て第１の導体配線１３（１３1，１３2）を形成す
る。第１の導体配線１３は必要な個所で絶縁膜１
２に設けられたコンタクト孔を介して基板１１と
コンタクトさせている。この後、全面に例えば
SiH4とN2Oガスを用いたプラズマCVD法により
約300℃の温度で第１のシリコン酸化膜１４を堆
積するａ。このとき、SiH4とN2Oの流量はそれ
ぞれ10c.c.／min、300c.c.／minに設定する。次に
本発明者らが先に提案したRIE法による表面平坦
化技術（特願昭55−130754号、特願昭55−150179
号）を用いてSiO2膜１４を平坦化する。即ち、
全面にシリコン窒化膜（Si3N4）をプラズマCVD
法により堆積し、これをCF4とH2を用いたRIE法
により全面エツチングすると、凹部でのエツチン
グ速度が平坦部でのそれより遅くなるという現象
により、酸化膜１４が第１の導体配線１３の間の
凹部を埋めて平坦化した状態が得られるｂ。この
後、SiH4およびN2Oの流量をそれぞれ10c.c.／
min、100c.c.／minとして、プラズマCVD法によ
り約300℃でシリコン過剰の第２のシリコン酸化
膜１５を0.2μｍ堆積し、更にその上に、SiH4と
N2Oの流量をそれぞれ10c.c.／min、300c.c.／min
に設定したプラズマCVD法により第３のシリコ
ン酸化膜１６を約0.8μｍ堆積するｃ。このよう
に、反応炉から基板を取出すことなく、第２、第
３の酸化膜１５，１６を原料ガス組成を異ならせ
たCVD法によつて連続的に積層して層間絶縁膜
とする。シリコン過剰の第２の酸化膜１６の組成
は例えば、Si／Ｏの比が１／1.2となる。
示す断面図である。まず所望の素子が形成された
Si基板１１上にシリコン酸化膜（SiO2）等の絶
縁膜１２を介して約0.8μｍのAl膜をマグネツトロ
ンスパツタ法により被着し、これをCCl4とCl2の
混合ガスを用いたRIE法により選択エツチングし
て第１の導体配線１３（１３1，１３2）を形成す
る。第１の導体配線１３は必要な個所で絶縁膜１
２に設けられたコンタクト孔を介して基板１１と
コンタクトさせている。この後、全面に例えば
SiH4とN2Oガスを用いたプラズマCVD法により
約300℃の温度で第１のシリコン酸化膜１４を堆
積するａ。このとき、SiH4とN2Oの流量はそれ
ぞれ10c.c.／min、300c.c.／minに設定する。次に
本発明者らが先に提案したRIE法による表面平坦
化技術（特願昭55−130754号、特願昭55−150179
号）を用いてSiO2膜１４を平坦化する。即ち、
全面にシリコン窒化膜（Si3N4）をプラズマCVD
法により堆積し、これをCF4とH2を用いたRIE法
により全面エツチングすると、凹部でのエツチン
グ速度が平坦部でのそれより遅くなるという現象
により、酸化膜１４が第１の導体配線１３の間の
凹部を埋めて平坦化した状態が得られるｂ。この
後、SiH4およびN2Oの流量をそれぞれ10c.c.／
min、100c.c.／minとして、プラズマCVD法によ
り約300℃でシリコン過剰の第２のシリコン酸化
膜１５を0.2μｍ堆積し、更にその上に、SiH4と
N2Oの流量をそれぞれ10c.c.／min、300c.c.／min
に設定したプラズマCVD法により第３のシリコ
ン酸化膜１６を約0.8μｍ堆積するｃ。このよう
に、反応炉から基板を取出すことなく、第２、第
３の酸化膜１５，１６を原料ガス組成を異ならせ
たCVD法によつて連続的に積層して層間絶縁膜
とする。シリコン過剰の第２の酸化膜１６の組成
は例えば、Si／Ｏの比が１／1.2となる。
この後、コンタクト孔開口用のマスクとなるレ
ジスタパターン１７を形成し、まず第３の酸化膜
１６をそのエツチング速度が第２の酸化膜１５に
対するそれより速い第１のエツチング法により、
第２の酸化膜１５の表面が露出するまでエツチン
グするｄ。この第１のエツチング法としては、例
えばCF4とH2の混合ガスを用いそれぞれの流量を
24c.c.／min、10c.c.／minに設定し、圧力1.33Pa、
高周波電力150WとしたRIE法を用いる。このと
き、第３の酸化膜１６のエツチング速度は約400
Å／minであるのに対し、第２の酸化膜１５のそ
れは約30Å／minと１桁以上遅いので、少々オー
バエツチングしても第２の酸化膜１５がストツパ
となる。次いで、第２の酸化膜１５を、第１、第
３の酸化膜１４，１６よりもエツチング速度の速
い第２のエツチング法によりエツチングして、第
１の導体配線１３の表面を露出させるｅ。この第
２のエツチング法としては、例えばCl2とH2の混
合ガスを用い、それぞれの流量を20c.c.／min、６
c.c.／minに設定し、圧力10Pa、高周波電力150W
としたRIE法を用いる。このとき、シリコン過剰
の第２の酸化膜１５のエツチング速度が約800
Å／minであるのに対し、第１、第３の酸化膜１
４，１６のそれは約100Å／minであり、またAl
膜による第１の導体配線１３は殆んどエツチング
されない。従つて図示のように第１の導体配線１
３の表面を確実に露出させしかも従来のような細
溝が形成されない状態のコンタクト孔が得られ
る。
ジスタパターン１７を形成し、まず第３の酸化膜
１６をそのエツチング速度が第２の酸化膜１５に
対するそれより速い第１のエツチング法により、
第２の酸化膜１５の表面が露出するまでエツチン
グするｄ。この第１のエツチング法としては、例
えばCF4とH2の混合ガスを用いそれぞれの流量を
24c.c.／min、10c.c.／minに設定し、圧力1.33Pa、
高周波電力150WとしたRIE法を用いる。このと
き、第３の酸化膜１６のエツチング速度は約400
Å／minであるのに対し、第２の酸化膜１５のそ
れは約30Å／minと１桁以上遅いので、少々オー
バエツチングしても第２の酸化膜１５がストツパ
となる。次いで、第２の酸化膜１５を、第１、第
３の酸化膜１４，１６よりもエツチング速度の速
い第２のエツチング法によりエツチングして、第
１の導体配線１３の表面を露出させるｅ。この第
２のエツチング法としては、例えばCl2とH2の混
合ガスを用い、それぞれの流量を20c.c.／min、６
c.c.／minに設定し、圧力10Pa、高周波電力150W
としたRIE法を用いる。このとき、シリコン過剰
の第２の酸化膜１５のエツチング速度が約800
Å／minであるのに対し、第１、第３の酸化膜１
４，１６のそれは約100Å／minであり、またAl
膜による第１の導体配線１３は殆んどエツチング
されない。従つて図示のように第１の導体配線１
３の表面を確実に露出させしかも従来のような細
溝が形成されない状態のコンタクト孔が得られ
る。
この後、レジストパターン１７を除去し、マグ
ネトロンスパツタ法によりAl膜を約1μｍ被着し
て、これをCCl4とCl2の混合ガスを用いたRIE法
によりパターニングして第２の導体配線１８を形
成するｆ。
ネトロンスパツタ法によりAl膜を約1μｍ被着し
て、これをCCl4とCl2の混合ガスを用いたRIE法
によりパターニングして第２の導体配線１８を形
成するｆ。
この実施例によれば、図示のようにコンタクト
ホール寸法を第１の導体配線幅と等しく設計し
て、マスク合せずれによりコンタクトホール位置
が第１の導体配線１３上からずれたとしても従来
例のように細溝が形成されることはなく、従つて
第２の導体配線１８の断線を確実に防止すること
ができる。
ホール寸法を第１の導体配線幅と等しく設計し
て、マスク合せずれによりコンタクトホール位置
が第１の導体配線１３上からずれたとしても従来
例のように細溝が形成されることはなく、従つて
第２の導体配線１８の断線を確実に防止すること
ができる。
本発明は上記実施例に限られるものではない。
例えば第２図ｂに示す平坦化構造を得る方法とし
て、第２図ａの構造を形成した後、レジスト等の
高分子膜やオルガノシリケートガラス膜を塗布し
て表面を平坦にした後、これらの平坦化膜とその
下の酸化膜１４を、両者に対するエツチング速度
が等しくなるように条件設定したRIE法により全
面エツチングする方法を利用してもよい。またバ
イアススパツタ法によつて、第１の導体配線１３
が形成された基板表面に表面が平坦になるように
シリコン酸化膜を堆積し、これを全面エツチング
して第１の導体配線１３を露出させる方法でもよ
い。
例えば第２図ｂに示す平坦化構造を得る方法とし
て、第２図ａの構造を形成した後、レジスト等の
高分子膜やオルガノシリケートガラス膜を塗布し
て表面を平坦にした後、これらの平坦化膜とその
下の酸化膜１４を、両者に対するエツチング速度
が等しくなるように条件設定したRIE法により全
面エツチングする方法を利用してもよい。またバ
イアススパツタ法によつて、第１の導体配線１３
が形成された基板表面に表面が平坦になるように
シリコン酸化膜を堆積し、これを全面エツチング
して第１の導体配線１３を露出させる方法でもよ
い。
また実施例では導体配線としてAl膜を用いた
が、Mo、Ｗ、Ptやこれらのシリサイド膜を利用
した場合にも同様に本発明を適用することができ
る。
が、Mo、Ｗ、Ptやこれらのシリサイド膜を利用
した場合にも同様に本発明を適用することができ
る。
第１図は従来例を示す断面図、第２図ａ〜ｆは
本発明の一実施例を示す工程断面図である。 １１……Si基板、１２……絶縁膜、１３1，１
３2……第１の導体配線、１４……第１のシリコ
ン酸化膜、１５……第２のシリコン酸化膜、１６
……第３のシリコン酸化膜、１７……レジストパ
ターン、１８……第２の導体配線。
本発明の一実施例を示す工程断面図である。 １１……Si基板、１２……絶縁膜、１３1，１
３2……第１の導体配線、１４……第１のシリコ
ン酸化膜、１５……第２のシリコン酸化膜、１６
……第３のシリコン酸化膜、１７……レジストパ
ターン、１８……第２の導体配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に絶縁膜を介して第１の導体配
線を形成する工程と、この第１の導体配線間の凹
部に所定の原料ガス組成のCVD法による第１の
シリコン酸化膜を表面が平坦になるように埋込む
工程と、平坦化した基板表面全面に前記CVD法
とは原料ガス組成を異ならせたCVD法によりシ
リコン過剰の第２のシリコン酸化膜を堆積し続い
て原料ガス組成を前記第１のシリコン酸化膜形成
の場合と同じ条件に戻して連続的に第３のシリコ
ン酸化膜を堆積する工程と、堆積された第３のシ
リコン酸化膜上にコンタクト孔開口用マスクを形
成する工程と、このマスクを用いて前記第３のシ
リコン酸化膜をそのエツチング速度が前記第２の
シリコン酸化膜に対するそれより速い第１のエツ
チング法により選択エツチングする工程と、続い
て前記第２のシリコン酸化膜をそのエツチング速
度が前記第１、第３のシリコン酸化膜に対するそ
れより速い第２のエツチング法により選択エツチ
ングする工程と、この後前記マスクを除去し露出
した前記第１の導体配線にコンタクトする第２の
導体配線を形成する工程とを備えたことを特徴と
する半導体装置の製造方法。 ２ 前記第１、第２のエツチング法は互いに条件
を異ならせた反応性イオンエツチング法である特
許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16146283A JPS6053051A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16146283A JPS6053051A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6053051A JPS6053051A (ja) | 1985-03-26 |
| JPH0259618B2 true JPH0259618B2 (ja) | 1990-12-13 |
Family
ID=15735562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16146283A Granted JPS6053051A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0889320A (ja) * | 1994-09-26 | 1996-04-09 | Masao Wakaizumi | ネックレス等の止め金具 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821572B2 (ja) * | 1985-07-10 | 1996-03-04 | ソニー株式会社 | 半導体装置の製造方法 |
| US4789648A (en) * | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
| US4767724A (en) * | 1986-03-27 | 1988-08-30 | General Electric Company | Unframed via interconnection with dielectric etch stop |
| JPH1092810A (ja) | 1996-09-10 | 1998-04-10 | Mitsubishi Electric Corp | 半導体装置 |
-
1983
- 1983-09-02 JP JP16146283A patent/JPS6053051A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0889320A (ja) * | 1994-09-26 | 1996-04-09 | Masao Wakaizumi | ネックレス等の止め金具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6053051A (ja) | 1985-03-26 |
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