JPH02501873A - 高密度電子パッケージ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） この発明は所定空間内により多くの電子機器を結合させ又は所定容積の電子機器 に対する所要空間を低減せしめる、高密度電子パッケージに関する。このような パッケージは特にフンピ二−タメモリー、制御ロジック、演算ユニット等に有用 なものである。

高密度電子機器は集積回路（ＩＣ）チップを積み重ねて立体的構造体とすること により得られる。この積層チップ構造体は、（ａ）外部回路と電気接続される少 なくとも１つの接続平面を有するとともに（ｂ）その容積内に非常に多数の電子 装置を含有するものをいう。用語“接続平面”　（本明細書において“アクセス 平面”という）とは多数の電気リードが積層チップ構造体の平坦面に延びている ものをいう。

一般に上述したような積層ＩＣチップ構造体はその内部回路で発生した熱が適当 に放散されないのではないかと危惧される。

この発明の譲受人に譲り渡された種々の先願発明および特許発明において、シリ コンＩＣチップの積層構造体が提案されている。そのような出願として、この発 明の明細書により１９８６年４月２５日に出願きれた米国特許出願第８５６８３ ５号がある。この出願明細書に積層又はチップ積み重ね立体モジニールが開示さ れ、各層に集積回路を担い、それらの集積回路のリードが当該モジュールの共通 接続平面に延びている。該モジュールのアクセス平面に付着した導電性バンプ群 を整列させるとともに支持基板上の導電性バンプ群と接続し、このようにして積 み重ねられた各層の回路を外部回路と接続している。

上記従来形式のものにおける種々の制限および不具合が本発明をなさしめること となった。そのような制限の１つは、好ましくは生産者から標準仕様界（規格品 ）として得られる、メモリーディバイス等のＩＣチップを各チップの両端に代え て一端のみに外部リードを設けるように変形しなければならないことである。

恐らく最も重大な問題点は、ガリウム砒化物およびサファイア等の物質を除き、 積み重ねられるチップ材料の導電特性に基因したちのでる。接続平面における各 電気リードは半導体材料と絶縁する必要があるから、該接続平面に不動態（パッ シベーション）材料を適用し、次いで該接続平面に金属薄膜を適用してＴ形電気 接続部を形成しなければならなかった。

これらの“Ｔ形接続部”は虚弱であり、したがって信頼性が全くなかった。シリ コンスタックの場合、“Ｔ形接続部”の信頼性はほとんど不動態層の品質に依存 する。他の問題点は各層間のエポキシ接着剤を中心として展開する。例えば接着 剤層の厚みが種々に変わるとある処理工程時に問題を惹起するとともに該接着剤 により積み重ね作業温度が約１００°Ｃに制限される。また、高温に基因して接 着剤および不動態層の劣化を防止するためにバンプ接着用材料の選択が制限され る。“Ｔ形接続部”問題および“接着剤”問題の他に、基板に積層チップモジュ ールのフリップチップ接着（バンプ接着）に係る問題点もある。このフリップチ ップ接着は電気接続を行う方法として例えばＴＡＢボンディングとかワイヤーポ ンディング等の他の方法よりも信頼性が低い。特に、大量生産の場合には全く実 用的でない。

本発明により得られるもう１つの結果は、゛特にＩＣチップが高電力を要す名湯 合の熱伝達に関するものである。シリコンは可成り高い熱伝達特性を有するが、 シリコンスタックにおいては過熱問題を惹起する虞れがある。さらには、ガリウ ム砒化物（ＧａＡｓ）等の低熱伝導性物質から製作された非熱伝導性チップが用 いられる場合、当該積層チップモジュールにおいては熱放散問題が否応なしに生 じる。

そのような低熱伝導性物質製チップは電気信号を高速度で伝達する等のシリコン より優れた利点を有する。しかしながら、将来高速かつ高温でガリウム砒素Ｇａ Ａｓ機器を使用する場合パッケージ（包装）問題を生じるものと危惧される。動 作周波数がギガヘルツ範囲のものに高まると、チップ温度が高まるとともに電気 的／材料的特性が非常に重要なものとなる。その結果、多くの他の電気的特性が 影響を受けることになる。すなわち、信号伝達遅延時間、信号立ち上がり時間、 および特性インピーダンス等が影響を蒙る。これらの問題の軽減化を助ける高密 度パッケージの改良が大いに要望されることとなった。特殊な温度考察をもって それらの高速性能を毀損することな（ＧａＡｓ機器のパッケージ方法を提供しよ うとするものである。

（発明の要約） この発明は“額縁”概念を用いて積層モジュールに標準ＩＣチップを使用可能と するものである。各チップが支持基板および２つの支持基板間にスペーサーとし て作用する包囲フレームに設けられた“キャビティ”内に配置される。このスペ ーサーは分離部材又は支持基板の一体化部分のいずれであってもよい。

チップ支持基板およびチップ支持スペーサーフレームの形成に使用される材料は 、例えば高電力機器用のベリリュウム酸化物（ＢｅＯ）とか低電力機器用のアル ミニウム酸化物（ＡＩＯ）等の熱良導性絶縁材料を使用する。

（それぞれ基板、フレームおよびチップから構成される）各“額縁”層を積み重 ねるとともに互いに固定した後、該積層構造体をモジュール支持基板に固定する 。このモジュール支持基板は好ましくは同様の熱良導性絶縁材料から形成される 。

各チップ支持基板をチップ包囲スペーサーと別個に製作するのであれば、各チッ プ支持基板のキャビティ側の面に金属化処理により形成した各電気リードを、モ ジュール支持基板上に形成した電気リードまで延ばすとともに該電気リードと直 接接続するようにする。

一方、上記スペーサーが基板と一体化された部分であるならば、各電気リードは 裏面、即ち上記キャピテイから離間した面に形成する。

各ＩＣチップは基板上およびキャビティ内に装着されるので、標準ＩＣチ・ノブ を使用することが出来る。必要なチップ接続リードは基板上に形成される。これ はまた異種タイプのチップの結合を可能にする。複数の個別チップ、例えば高密 度ＲＡＭ、プロセッサーおよび制御論理チ・ノブ等を単一のチップ支持基板に含 ませることが出来る。単一のチップ支持基板に複数のチップを用いる利点はそれ らの接続リードの簡素化が可能となることである。

（図面の簡単な説明） 第１図は本発明の高密度電子機器を構成する構成素子の分解等角図、 第２図は組み立てられた高密度電子モジュールの等角図、第３図および第４図は それぞれ組み立て前の単一層の平面図および側面図、 第５図はいくつかの層を積み重ねたものの正面（アクセス平面）図、 第６図は外部接続用に金属化した積層支持基板の拡大平面図、第７図はフラット リードやフィンガーを設は各チップの結合パッドを支持基板上のリードと接続す るために大規模な自動化生産に適用出来る金属化テープの部分平面図、 第８図は１つのキャビティの床（基板）と側面（フレーム）が一体的に形成され 、各チップが基板の裏面に支持されかつ次の層のキャビティ内に配置された本発 明の変形例の断面図、第９図は、同一キャビティ内に配置された複数のＩＣチッ プを有する単一層を示す図である。

（実施例の詳細な説明） 第１図に示すように、電子モジュールはまず複数の個別チップ担体１２を組み立 てることにより形成され、各チップ担体１２のキャビティ内にＩＣチップ１４が 装着されている。次いで各チップ担体１２を互いに固着して積層スタック１６が 形成される。このスタック１６は１単位構成体として配線板又はスタック支持基 板１８に固定される。全てのキャビティが封止される。適用機器によっては、Ｉ Ｃチップ１４を含有する空間がハーメチックシールされる。

第２図は組み立てられた機器を示す。スタック支持基板又は配線板１８はそのス タック取り付は面２４上に形成されるとともに当該基板の縁部まで延びる複数の 電気導体２２を有する。図示するように、各導体２２がスタック支持基板１８の 端部２８の電気導体２６と接続される。

積層スタック１６は入れ違いにしたチップ支持基板３０と“額縁”スペーサー３ ２とを有し、該スペーサー３２は空間又はキャビティを包囲し、該空間又はキャ ビティ内にＩＣチップが装着される。エンドキャップ又はカバー２０が末端スペ ーサーを被覆している。積層スタック１６はチップ支持基板３０の下端部３４を 介して配線板（スタフ°り支持基板）１８上に支持されかつ該配線板１８に固定 さ。

れる。基板１８に端部３４を固定する適当な方法はりフロー半田付けであり、こ の方法は有効な熱伝導路および電気通路を形成する。

積層チップ支持基板３０、スタック支持基板１８および額縁形スペーサー３２は 誘電性および熱良導性を兼ね備える材料から形成するようにする。好ましい材料 はべりリュウム酸化物（Ｂｅｄ）が挙げられる。良好な熱伝導性を有するセラミ ック材料でもよい。上述したように、操作温度がしばしば電子回路密度の高度化 における制限要件となる。本発明において、この問題は有効な熱放散および比較 的高温の耐熱性材料の利用により処置される。

第１図において、スタック支持基板１８の外縁部における各導体２２の末端位置 に形成されたノツチ１９を有する。第２図は異なる構造体を示す。この構造体に おいて、各導体２２がスタック支持基板の端部２８に形成された導体２６と接続 される。第１図におけるノツチを設けた基板上の各導体は各ノツチ内の半田を介 してＰＣ基板と直接半田付けされるようになっている。この構成は当該産業界の “表面実装法”規準と適合する。第２図はもう１つの接続方法を適用したもので あり、そこでは各リード（図示しない）が金属化導体２２／２６にクリップ取り 付は又はろう付けされる。

第３図は単一チップ担体又はサブモジニール１４を示す。第４図および第５図は サブモジュール１４のスタック部分を示す。各サブモジュール又はチップ担体１ ４は平坦チップ基板３０を含み、該基板３０上にＩＣチップ３６が装着される。

特許出願第８５６８３５号に開示されているものより優れている本発明の利点の １つはチップ端面に配置されているリードの配置換えを行うことなく、量産され る標準チップを使用することが出来ることである。第３図において、チップ３６ は両端部に沿って多重ワイヤ接着パッド又は端子３８を有するとともにもう１つ の端部に単一パッド又は端子を有する。

また、ＩＣチップ型式は制限されず、例えば、ガリウム砒化物、シリコン等の材 料が適用される。

操作温度が高温となるから、基板３０にチップ３６を固定する材料は好ましくは エポキシ樹脂を使用しないようにする。基板にチップをダイ接着するのに共融合 金、例えば金とシリコンから成る合金を用いるようにしてもよい。金−シリコン 合金は操作温度に十分耐え得る高融点を有する。低合金温度（３７０℃）はダイ 接着処理を容易なものにする。その他、リフロー半田付は方法、即ちチップの背 面に半田を付着させ、該半田を溶融して接着を行う方法を用いてもよい。更には 、接着剤として金属−ガラス材料、例えば銀ガラス等を用いることが出来る。

電気導体４０のパターンが適当な金属化処理によって基板３０上に形成される。

セラミック基板表面は可成り粗いので場合によっては厚膜導体が薄膜導体より推 奨される。

接続ワイヤー４２によって示されるように、各導体４０は接着パッド３８とワイ ヤ接続を行うようにしてもよい。これは当該機器の生産に信頼性のある方法であ る。各層の厚みを低減する必要にせまられたならば、他のチップリード接続方法 、例えばフリップ−チップ接着又はテープ自動接着（ＴＡＢ）法等を用いるよう にする。しかしながら、フリップ−チップ接着方法はワイヤ接着法より信頼性が 劣る。テープ自動接着法は高度に自動化された大規模生産に適合した方法である 。テープ自動接着法を以下に述べる。

この構造体の利点は厚膜導体４０が基板３０の端部に全面的に広が゛っているこ とである。端部３４に形成された帯状導体４４（第５図参照）が導体４０と接続 される。サブ−モジュール上の導体および帯状導体４０／４４が配線板１８上の 厚膜導体２２（第２図参照）と接続される。

各ＩＣチップが組み込まれたスペーサー３２は比較的大きな中央開口部４６を有 する矩形フレームとされ、該中央開口部４６にキャビティが設けられ、該キャビ ティにチップが配置される。該フレームを形成するにあたり、基板３０の形成に 用いられたと同様、誘電性および熱伝導性を有する材料を使用すべきである。フ レーム３２および基板３０は、ハーメチックシールが必要であればガラスにより 、又はハーメチックシールが不要であればエポキシ材で互いに接着するようにす る。第３図および第４図に示すように、各基板３０の下端部が対応するフレーム ３２の下端部を越えて下方に延びる。

これにより・、半田、フラックスおよびほこり等を除去するための清浄ボート、 並びに点検空間として有用な空間３３が形成される。以下に検討するように、フ レーム／基板アッセンブリが裏面を金属化するとともにチップを取り付けた単一 固体片および該チップ用のキャビティを設けた隣接アッセンブリから作成される 。

チップ／基板／フレームの結合体は当該構造体用の基本組立てブロック（サブ− モジュール）とみなされる。所望数のサブ−モジュールから成るスタックが組み 立てられる。次いで該スタック全体を配線板１８に固定される。これはりフロー 半田付けにより行われる。

第６図は配線板１８の拡大平面図である。該配線板１８は多数の短い金属バンド 又はバンプ４８を有し、該金属バンド４８は基板３０の端部３４の各バンド４４ （第５図参照）と嵌合される。

第６図は９つのサブ−モジュールから成る完成スタックを表す９列の金属化バン ド４８を示す。第５図はスタックの一部分のみを示すもので、３つの基板３０． ３つのフレーム３２およびエンドカバー２０を有している。第６図は１６行の金 属化バンド４８を示し、これらの金属化バンド４８は第５図の各層に見られる１ ６個の金属化バンド４４と対応する。

各層および配線板における各電気導体の材料は好ましくは金とされる。バンド４ ４とバンド４８との好ましい接続方法はりフロー半田付けである。半田コーティ ングは各バンド４４および４８の上部にシルクスクリーン印刷法により形成され る。次いで半田が上昇させられた温度で暫時還流させられ、このようにして各サ ブ−モジュールのスタックが配線板に接続される一方、金属化導電バンド４４゜ ４８間の電気接続が行われる。スタックと配線板間のギャップにエポキシ材を充 填することにより散逸を増大させることが出来る。

第６図に示す所定の配線パターンは積み重ねられるサブ−モジュール１２におけ る回路要件によって指図される。各チップは個別の２つのリード（データ入力お よびデータ出力）を要し、これらのリードは他のチップに対応するリードと母線 化することが出来ない。

各別のリードは第６図において列５０と５２である。列５０における半田バンプ ４８はそれぞれ図中、上部に示す９つの端子５４と接続され、各列５２の半田バ ンプ４８は図中下部に示す９つの端子５６と接続される。その他の列５８はバス リードで、これらのバスリードは９つの全てのチップと接続するとともに基板１ ８の両端部における各端子６０と接続される。

第７図は上述したテープ自動接続（ＴＡＢ）プロセスで用いられる形式のテープ セグメントを示す。この図は単に一般的なプロセスを例示するに過ぎないもので ある。図示するリードの数は前述の図面における構造体に要求されるよりも多い ものである。オリジナルテープは連続体である。第７図においてセグメント６２ は線６４゜６６で切断されている。

ポリイミド裏材料を用いて形成されたこのテープは金属化フィンガー又は導体６ ８の担体として作用し、これらの導体は最終的に当該チップの接続パッド３８お よび基板導体４０と接続され、すなわちテープに設けられた各フィンガーはワイ ヤー接続パッド３８を導体４０のうちの１つと接続する。各導体フィンガー６８ はテープ上に大量生産用の適当な金属化方法により形成される。第７図にテープ 部分にチヅプ３６を取り付けた図を示す。

上記テープに示される大抵の金属化物は最終的にテープトリミングにより除去さ れる。一方、端子パッド７０を設けて、チップと接続導体間の電気的検査が行え るようにされる。そのような検査の後、テープはチップワイヤー接続パッド３８ を基板３０のリード４０と接続するのに必要な短いフィンガーのみを残してトリ ミングされる（第３図参照）。各フィンガー６８の両端が（テープフィンガー又 はチップおよび基板上のいずれかに設けられた）予め付着された半田バンブを用 いて（該チップ上のパッドおよび該基板パッドに）半田付けされる。それらの半 田バンブは溶融されて最終的導電接続を行う。

第８図は額縁構造体の変形例を示し、この実施例は第１図〜第６図に示すものよ りもある点を改良したものである。各サブモジュールユニット、すなわち基板３ ０とフレーム形スペーサー３２を形成するのに個別の部材を使用する代りに、第 ８図におけるキャビティの床および側面部が１つの材料片から形成される。これ はセラミック材料７４・（好ましくはベリリウム酸化物）から成る固体プロ、ツ クに穴７２を形成することにより実現される。次いで各ブロックの平坦面７８に ＩＣチップ７６が装着される。各穴７２はチップ用キャビティである。

第８図の変形例の利点は製造時間を短縮化出来る、少ない部品点数が要求される ような場合を含む。また、インターフェース接着ライン数が低減され、このよう にして主要な製造問題の１つの簡略化が図られる。更に、チップ支持用に設けら れた平坦状空間はＴＡＢプロセスの使用（更に高密度化を図ることが出来る）を 容易化する。

第９図はスタックの１つの層に複数のＩＣチップを接続する概念説明図である。

（第４図又は第８図の構造体が有する）層の床８０が４つのチップ８２．８４． ８６および８８を支持し、各層・ノブは該床８０に設けられた適当なリードと結 合された接続パッドを有する。各チップは１つの層内でそれらの機能を結合する ように相互接続される。床８０上の読出し導体９０は当該層の端部９２の周縁部 まで延びる。各層のスタックは前述した方法でスタック支持基板と接続される。

各層に多数のＩＣチップを結合することは該層内での回路接続を可能とし、これ は外部電気リードの繁雑さを顕著に低減させる。

前述したように、本明細書に記述した構造体およびその製造方法は該明細書の導 入部に要約されるような顕著な動作上の利点が得られることは明らかなことであ る。

下記の請求の範囲は上記の特定の１実施例を包含することは勿論のことであるの みならず、本明細書において先行技術によって許容される最大限かつ包括的に説 明される発明概念を越えたものである。

ＦＩＧ、２ 補正書の翻訳文提出書（特許法第１８４条の８）昭和６３年９月５日

Claims (18)

【特許請求の範囲】
1. １．高密度電子パッケージを形成するにあたり、その上に少なくとも１つの導体 設定端部まで延びる電気導体が設けられた金属化パターンを有するチップ支持基 板を形成し、上記チップ支持基板に１つ以上の電気端子を有するＩＣチップを固 定し、 上記ＩＣチップの電気端子を上記チップ支持基板の電気導体と接続し、 １つの中央開口を包囲するフレームを有するスペーサーを形成し、上記スペーサ ーを中央開口内部にＩＣチップが位置するようにチップ支持基板に固定し、 上記チップ支持基板、ＩＣチップおよびスペーサーによりサブーモジュールアッ センブリを形成し、 複数の上記サブーモジュールアッセンブリを固定して複数のＩＣチップを含む集 積スタックを形成し、 その上に電気導体が設けられた金属化パターンを有するスタック支持基板を形成 し、 上記チップ支持基板の導体設定端部を上記スタック支持基板に固定することによ り該スタック支持基板に複数のサブーモジュールアッセンブリから成るスタック を集積し、 上記チップ支持基板の各導体を上記スタック支持基板の各導体と接続することを 特徴とする、高密度電子バッケージ形成方法。
2. ２．各チップ支持基板および各スペーサーが電気および熱導体材料から形成され る、請求の範囲第１項記載の方法。
3. ３．電気および熱導体材料がベリリユウム酸化物である請求の範囲第２項記載の 方法。
4. ４．各サブーモジュールアッセンブリにおいてチップ支持基板の導体設定端部が 隣接のスペーサー端部を越すように配置し、各スペーサーを前記スタック支持基 板とスペーサー間に開放空間を形成する大きさに定める、請求の範囲第１項記載 の方法。
5. ５．集積スタックにおけるチップ支持基板とスペーサーを互いに固着してハーメ チックシールを形成し、 エンドスペーサーを被覆するカバーを設けて該エンドスペーサーをハーメチック シールする、請求の範囲第１項記載の方法。
6. ６．その上に形成された電気導体を有するスタック支持基板、および 上記スタック支持基板と垂直に平面内で延びるとともに該スタック支持基板に固 定される端部を有する、複数のサブーモジュールアッセンブリから成るスタック から構成し、上記各サブーモジュールアッセンブリは（ａ）その上に電気導体を 有するとともに上記スタック支持基板と固定される端部を有する、チップ支持基 板、（ｂ）上記チップ支持基板に装着されるとともに該チップ支持基板の各導体 と電気接続されるＩＣチップ、および（ｃ）その内部に上記１Ｃチップを配置す るキャビティを設けるとともに上記チップ支持基板に固定されるフレーム形スペ ーサーから構成し、 上記各スペーサーが上記サブーモジュールアッセンブリから成るスタックにおけ る隣接チップ支持基板間の間隔を定め、上記各チップ支持基板が上記スタック支 持基板に固定される端部まで延びる電気導体を有するとともに該スタック支持基 板上の対応導体と電気接続した、高密度電子パッケージ。
7. ７．各スタック支持基板、各チップ支持基板および各スペーサーの全てが比較的 高い熱伝導性を有する誘電性材料から形成される、請求の範囲第６項記載の電子 パッケージ。
8. ８．誘電性材料がベリリュウム酸化物である、請求の範囲第７項記載の電子パッ ケージ。
9. ９．スタック支持基板に固定されるチップ支持基板の端部が隣接スペーサーの端 部を越えて延び、該スペーサーの周辺部とスタック支持基板間に開放空間を形成 する、請求の範囲第６項記載の電子パッケージ。
10. １０．チップ支持基板の両端部がリフロー半田付けによりスタック支持基板に固 定される、請求の範囲第６項記載の電子パッケージ。
11. １１．各１Ｃチップがガリウム砒化物チップである、請求の範囲第６項記載の電 子パッケージ。
12. １２．その上に形成された電気導体を有するスタック支持基板、および上記スタ ック支持基板と垂直に平面内で延びるとともに該スタック支持基板と固定される 端部を有する複数のサブーモジュールから成るスタックから構成し、 上記各サブーモジュールはチップ取り付け面およびチップ包囲キャビティを有し 、 上記各サブーモジュールのチップ取り付け面に１つ又は複数のＩＣチップを装着 し、 上記各チップ取り付け面が上記スタック支持基板に固定されたサブーモジュール 端部まで延びる電気導体を有し、該チップ取り付け面の電気導体を上記スタック 支持基板上の対応する導体と電気接続した、ＩＣチップを含んだ高密度電子パッ ケージ。
13. １３．各サブーモジュールのチップ包囲キャビティを単一材料片内に設け、 上記１つのサブーモジュールのキャビティ内に配置されるチップを隣接のサブー モジュールの表面上に支持する、請求の範囲第１２項記載の電子パッケージ。
14. １４．各サブーモジュールの材料が熱伝導性セラミック材料である、請求の範囲 第１３項記載の電子パッケージ。
15. １５．ＩＣチップを含んだ高密度電子パッケージを形成するにあたり、それぞれ チップ包囲キャビティおよびチップ取り付け面を有する複数のサブーモジュール を形成し、 上記各サブーモジュールのチップ取り付け面に各電気導体を設け、上記各チップ 取り付け面に１つ又は複数のチップを装着するとともに該各チップをチップ取り 付け面上の電気導体と接続し、複数のサブーモジュールを積み重ねるとともに互 いに固着し、その上に形成された電気導体を有するスタック支持基板を設け、上 記スタック支持基板に積み重ねられた各サブーモジュールが該スタック支持基板 に垂直に平面内で延びるように固定するとともに該スタック支持基板の各電気導 体を各サブーモジュールのチップ取り付け面の各電気導体と電気接続し、 上記各チップをサブーモジュールのキャビティ丙に配置する、高密度電子パッケ ージ形成方法。
16. １６．各チップが１つのサブーモジュールの表面に装着するとともにもう１つの サブーモジュールのキャビティ内に配置する、請求の範囲第１５項記載の方法。
17. １７．材料ブロック内に穴を食刻してチップ包囲キャビティを形成する、請求の 範囲第１６項記載の方法。
18. １８．複数の導電フィンガーを取り付けた非金属テープを形成し、上記各導電フ ィンガーの一端部をチップの電気端子に単一工程で半田付けし、かつ 上記各導電フィンガーの他端部をチップ取り付け面上の１つの電気導体に単一工 程で半田付けすることにより、各チップ取り付け面上の電気導体に各チップを接 続する、請求の範囲第１５項記載の方法。