JPH023954A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH023954A JPH023954A JP15440288A JP15440288A JPH023954A JP H023954 A JPH023954 A JP H023954A JP 15440288 A JP15440288 A JP 15440288A JP 15440288 A JP15440288 A JP 15440288A JP H023954 A JPH023954 A JP H023954A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- wiring board
- plates
- wiring plates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004020 conductor Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 229920005989 resin Polymers 0.000 claims description 6
- 239000011347 resin Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 3
- 239000007767 bonding agent Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920002050 silicone resin Polymers 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置にかかり、特に一つの封止容器内
に複数個の搭載部品が搭載されている集積回路装置に関
する。
に複数個の搭載部品が搭載されている集積回路装置に関
する。
従来、この種の集積回路装置は例えば第１図に示すよう
に単一の成型加工された封止樹脂１とリードフレーム２
とを具備し、第１図のＡ−Ａ’で示す横断面の内部構造
は第４図に示す如きであった。即ちリードフレーム２は
、各々単一の半導体基板９ｉ（ｉ＝ｌ＝ｋ）を搭載すべ
き互いに独立した複数個のダイポンディング領域１２ｉ
（１２１〜ｇ）を具備し、所望の形状に分離形成されて
いるリードフレームと半導体基体との電気的接続は例え
ばワイヤポンディング法による金納線１０ｉ（ｉ＝１〜
ｊ）によって実現されているものである。（例えば特開
昭５４−１２４６９０号）。他の従来例として例えば第
５図に示すように、所望の形状に形成されたリードフレ
ーム２が島状の独立片１３ ｉ （ｉ＝１〜ｐ）を具
備する場合には、この独立片は他のリードフレームにｍ
Ｍされた絶縁性フィルム１４との接着によって機械的に
保持され、しかる後に金細線１０ｉ（ｉ＝１〜ｊ）によ
って半導体基体９１とリードフレーム２、独立片１３ｉ
等とが電気的に接続されるものである（特開昭６２−２
７５４４号）。更にはまた第３の従来例として第６図に
示す例がある。
に単一の成型加工された封止樹脂１とリードフレーム２
とを具備し、第１図のＡ−Ａ’で示す横断面の内部構造
は第４図に示す如きであった。即ちリードフレーム２は
、各々単一の半導体基板９ｉ（ｉ＝ｌ＝ｋ）を搭載すべ
き互いに独立した複数個のダイポンディング領域１２ｉ
（１２１〜ｇ）を具備し、所望の形状に分離形成されて
いるリードフレームと半導体基体との電気的接続は例え
ばワイヤポンディング法による金納線１０ｉ（ｉ＝１〜
ｊ）によって実現されているものである。（例えば特開
昭５４−１２４６９０号）。他の従来例として例えば第
５図に示すように、所望の形状に形成されたリードフレ
ーム２が島状の独立片１３ ｉ （ｉ＝１〜ｐ）を具
備する場合には、この独立片は他のリードフレームにｍ
Ｍされた絶縁性フィルム１４との接着によって機械的に
保持され、しかる後に金細線１０ｉ（ｉ＝１〜ｊ）によ
って半導体基体９１とリードフレーム２、独立片１３ｉ
等とが電気的に接続されるものである（特開昭６２−２
７５４４号）。更にはまた第３の従来例として第６図に
示す例がある。
第６図は第１図のＢ−Ｂ’で示す模式的縦断面図の内部
構造をもつ集積回路装置の例である。即ちリードフレー
ムの中央部に配線板４を搭載すべき領域３を配置し、こ
の領域上に個別に所望とされる配線導体を有する単層あ
るいは多層の配線板４を搭載し、更に該配線板４上に複
数個の半導体基体９ｉ（ｉ＝１〜ｋ）あるいはチップコ
ンデンサ等の受動素子基体１１ ｉ （ｉ＝ｌ”ｇ）
を搭載するものである。
構造をもつ集積回路装置の例である。即ちリードフレー
ムの中央部に配線板４を搭載すべき領域３を配置し、こ
の領域上に個別に所望とされる配線導体を有する単層あ
るいは多層の配線板４を搭載し、更に該配線板４上に複
数個の半導体基体９ｉ（ｉ＝１〜ｋ）あるいはチップコ
ンデンサ等の受動素子基体１１ ｉ （ｉ＝ｌ”ｇ）
を搭載するものである。
上述した第４図と第５図に示す従来の集積回路装置は、
搭載すべき半導体基体等の数量が増加した場合あるいは
提供する電子回路の規模が大きくなった場合にはリード
フレームの形状が複雑となり、所望とされるリードフレ
ームは事実上、製造することができなくなるものであっ
た。これに対して第６図に示す集積回路装置は、個別の
電子回路に合致するための単層又は多層の配線板を有し
、而もこの配線板上には半導体基体等が搭載されている
関係上、本集積回路装置は大規模の電子回路を提供する
ことができる反面、プリント板の製作期間が介在するた
めに集積回路装置の開発から出荷迄に多大の時間を要す
るという欠点がある。
搭載すべき半導体基体等の数量が増加した場合あるいは
提供する電子回路の規模が大きくなった場合にはリード
フレームの形状が複雑となり、所望とされるリードフレ
ームは事実上、製造することができなくなるものであっ
た。これに対して第６図に示す集積回路装置は、個別の
電子回路に合致するための単層又は多層の配線板を有し
、而もこの配線板上には半導体基体等が搭載されている
関係上、本集積回路装置は大規模の電子回路を提供する
ことができる反面、プリント板の製作期間が介在するた
めに集積回路装置の開発から出荷迄に多大の時間を要す
るという欠点がある。
上述した従来の集積回路装置に対し、本発明は復雑なリ
ードフレームや配線板を個別に製作する必要がなく、し
かも集積回路装置の開発から出荷迄の期間を短時間とす
ることができるという相違点を有するものである。
ードフレームや配線板を個別に製作する必要がなく、し
かも集積回路装置の開発から出荷迄の期間を短時間とす
ることができるという相違点を有するものである。
本発明の集積回路装置は第６図に示す構造、を有し、リ
ードフレームと該リードフレーム上に搭載される標準化
された配線板と、該配線板上の半導体基体等とを有し、
前記配線板上は少なくとも２層の配線導電体を有し、し
かも個々の配線導体は少なくとも２点の接続用電極を具
備するものであり、半導体基体は絶縁性接着剤（エポキ
シ樹脂。
ードフレームと該リードフレーム上に搭載される標準化
された配線板と、該配線板上の半導体基体等とを有し、
前記配線板上は少なくとも２層の配線導電体を有し、し
かも個々の配線導体は少なくとも２点の接続用電極を具
備するものであり、半導体基体は絶縁性接着剤（エポキ
シ樹脂。
シリコーン樹脂等）により配線板上に搭載されるもので
ある。
ある。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例（従来例）を示す模式的斜視
図であり、■は封止樹脂、２はリードフレームである。
図であり、■は封止樹脂、２はリードフレームである。
第２図及び第３図は第１図のＡ−Ａ′で示す横断面の内
部構造を製造工程順に模式的に示した図である。
部構造を製造工程順に模式的に示した図である。
第２図においてリードフレーム２の中央部に配線板搭載
領域３を設け、この領域上に配線板４を搭載する。配線
板４は例えば２層の導電体パターンを有し５ｉ（ｉ＝１
〜ｎ）は表面の配線導電体（二層目導体）であり、６ｉ
（ｉ＝１〜ｍ）は５ｉ導電体と直交する形状に設けられ
た下層配線導電体（−層目導体）であり、５ｉ、６ｉ導
電体共に黒丸で示す多数のポンディングワイヤ用接続電
極７ｉ（ｉ＝１〜１）を配線板４の表面に有する。
領域３を設け、この領域上に配線板４を搭載する。配線
板４は例えば２層の導電体パターンを有し５ｉ（ｉ＝１
〜ｎ）は表面の配線導電体（二層目導体）であり、６ｉ
（ｉ＝１〜ｍ）は５ｉ導電体と直交する形状に設けられ
た下層配線導電体（−層目導体）であり、５ｉ、６ｉ導
電体共に黒丸で示す多数のポンディングワイヤ用接続電
極７ｉ（ｉ＝１〜１）を配線板４の表面に有する。
また所望によりチップコンデンサ等の受動部品搭載用電
極８１，８□を設けることもできる。
極８１，８□を設けることもできる。
本配線板４をリードフレーム２０所定領域上に搭載した
後に、ＬＳＩやＳＳＩ等の半導体基体９１（ｉ＝１〜ｋ
）を配線板上の所望とする領域上に絶縁性接着剤（エポ
キシ樹脂、シリコーン樹脂等）を用いて搭載する（第３
図）。次に半導体基体と配線板、配線板と配線板、及び
配線板とリードフレームとをポンディングワイヤ１０ｉ
（ｉ＝１〜ｊ）を用いて電気的に相互接続する。
後に、ＬＳＩやＳＳＩ等の半導体基体９１（ｉ＝１〜ｋ
）を配線板上の所望とする領域上に絶縁性接着剤（エポ
キシ樹脂、シリコーン樹脂等）を用いて搭載する（第３
図）。次に半導体基体と配線板、配線板と配線板、及び
配線板とリードフレームとをポンディングワイヤ１０ｉ
（ｉ＝１〜ｊ）を用いて電気的に相互接続する。
更にはまた、所望により第３図に示すようにチップコン
デンサ１１等の受動部品を配線板上に半田リフロー法等
により搭載し、所望とする回路機能を実現するものであ
る。
デンサ１１等の受動部品を配線板上に半田リフロー法等
により搭載し、所望とする回路機能を実現するものであ
る。
本実施例においては配線板導電体を２層導電体として説
明したが、導電体層数は所望により任意の値とすること
ができる。また配線導電体は相互に直交する形状に設け
たが、これらの配線導電体は相互に斜交する形状に設け
ることもできる。
明したが、導電体層数は所望により任意の値とすること
ができる。また配線導電体は相互に直交する形状に設け
たが、これらの配線導電体は相互に斜交する形状に設け
ることもできる。
これらの半導体基体や受動部品等を具備する配線板４は
第１図に示す形状に樹脂封止される。第１図は標準的な
りＩＰ （デュアルインラインパッケージ）構造の形状
であるが、本発明はＳＩＰ（シングルインラインパッケ
ージ）やＱＦＰ （クワッドフラットパッケージ）等の
任意の構造の封止樹脂に対して適用することができる。
第１図に示す形状に樹脂封止される。第１図は標準的な
りＩＰ （デュアルインラインパッケージ）構造の形状
であるが、本発明はＳＩＰ（シングルインラインパッケ
ージ）やＱＦＰ （クワッドフラットパッケージ）等の
任意の構造の封止樹脂に対して適用することができる。
第２図、第３図から明らかのように、複数の表面配線導
電体５ｉ（ｉ＝１〜ｎ）はたがいに一定の間隔を保って
平行に第１の方向に延在し、複数の下層配線導電体６ｉ
（ｉ＝１〜ｍ）もたがいに一定の間隔を保って平行に第
２の方向に延在している。ここでは第１および第２の方
向は直交している。又、表面導電体に接続され配線板表
面に形成されるポンディングワイヤ用接続電極７ｉ（ｉ
＝１〜１）はたがいに第１および第２の方向においてそ
れぞれ一定の間隔を保ってマトリックス状に点在してい
る。同様に下層配線導電体に接続され配線板表面に形成
されるボンディングワイヤ用接続電極７ｉ（ｉ＝１〜１
）もたがいに第１および第２の方向においてそれぞれ一
定の間隔を保ってマトリックス状に点在している。この
ような配線板は、所定の素子を所定の場所に配置するこ
とにより種々の集積回路装置を得ることが得られるるか
ら汎用性の高いものとなる。本発明の目的を達成するた
めには、上記一定の間隔で平行に延在する両道電体はそ
れぞれ４本以上であることが好ましい。又、それぞれの
両道電体において、そこに接続されマトリックス状に一
定の間隔を保って配置されるボンディング用接続電極は
それぞれ１６個以上であることが好ましい。
電体５ｉ（ｉ＝１〜ｎ）はたがいに一定の間隔を保って
平行に第１の方向に延在し、複数の下層配線導電体６ｉ
（ｉ＝１〜ｍ）もたがいに一定の間隔を保って平行に第
２の方向に延在している。ここでは第１および第２の方
向は直交している。又、表面導電体に接続され配線板表
面に形成されるポンディングワイヤ用接続電極７ｉ（ｉ
＝１〜１）はたがいに第１および第２の方向においてそ
れぞれ一定の間隔を保ってマトリックス状に点在してい
る。同様に下層配線導電体に接続され配線板表面に形成
されるボンディングワイヤ用接続電極７ｉ（ｉ＝１〜１
）もたがいに第１および第２の方向においてそれぞれ一
定の間隔を保ってマトリックス状に点在している。この
ような配線板は、所定の素子を所定の場所に配置するこ
とにより種々の集積回路装置を得ることが得られるるか
ら汎用性の高いものとなる。本発明の目的を達成するた
めには、上記一定の間隔で平行に延在する両道電体はそ
れぞれ４本以上であることが好ましい。又、それぞれの
両道電体において、そこに接続されマトリックス状に一
定の間隔を保って配置されるボンディング用接続電極は
それぞれ１６個以上であることが好ましい。
以上説明したように本発明は、少なくとも２層の互いに
直交あるいは斜交する配線導電体を具備する配線板をリ
ードフレーム上の所定の位置に搭載し、しかも所望とす
る半導体基体等とを配線板上の任意の位置に絶縁性樹脂
を用いて搭載し、半導体基体−配線板間、配線導電体間
、配線導電体−リードフレーム間等とをボンディングワ
イヤを用いて電気的に接続することにより、複雑なリー
ドフレームや配線板を個別に製作する必要性をなくする
ことができる効果がある。従って本発明によって製造さ
れる集積回路装置は開発から出荷迄の期間が短期間とな
る。
直交あるいは斜交する配線導電体を具備する配線板をリ
ードフレーム上の所定の位置に搭載し、しかも所望とす
る半導体基体等とを配線板上の任意の位置に絶縁性樹脂
を用いて搭載し、半導体基体−配線板間、配線導電体間
、配線導電体−リードフレーム間等とをボンディングワ
イヤを用いて電気的に接続することにより、複雑なリー
ドフレームや配線板を個別に製作する必要性をなくする
ことができる効果がある。従って本発明によって製造さ
れる集積回路装置は開発から出荷迄の期間が短期間とな
る。
本発明が上記した効果を呈する以上、本発明に用いる材
料や製法、構造、形状等は特に限定を受けるものではな
いことは当然である。
料や製法、構造、形状等は特に限定を受けるものではな
いことは当然である。
第１図は本発明（従来例を含む）の集積回路装置の模式
的斜視図を示す。第２図及び第３図は第１図のＡ−Ａ’
線の模式的横断面の本発明の実施例の内部構造を製造工
程順に示した図である。第４図及び第５図は従来例の模
式的横断面図であり、第６図は従来例の模式的縦断面図
（第１図Ｂ−Ｂ′線部）である。
的斜視図を示す。第２図及び第３図は第１図のＡ−Ａ’
線の模式的横断面の本発明の実施例の内部構造を製造工
程順に示した図である。第４図及び第５図は従来例の模
式的横断面図であり、第６図は従来例の模式的縦断面図
（第１図Ｂ−Ｂ′線部）である。
Claims (1)
- 互いに直交あるいは斜交する少なくとも２層の配線導電
体を具備する配線板がリードフレーム上の所定の位置に
搭載され、前記配線板上に複数個の半導体基板が絶縁性
樹脂により接着・搭載され、前記複数個の半導体基板が
前記配線板とともに単一の容器内に封止されていること
を特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15440288A JPH023954A (ja) | 1988-06-21 | 1988-06-21 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15440288A JPH023954A (ja) | 1988-06-21 | 1988-06-21 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023954A true JPH023954A (ja) | 1990-01-09 |
Family
ID=15583363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15440288A Pending JPH023954A (ja) | 1988-06-21 | 1988-06-21 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954755A (en) * | 1982-05-24 | 1990-09-04 | Fusion Systems Corporation | Electrodeless lamp having hybrid cavity |
| EP0400324A2 (en) * | 1989-05-30 | 1990-12-05 | International Business Machines Corporation | Semiconductor package |
-
1988
- 1988-06-21 JP JP15440288A patent/JPH023954A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954755A (en) * | 1982-05-24 | 1990-09-04 | Fusion Systems Corporation | Electrodeless lamp having hybrid cavity |
| EP0400324A2 (en) * | 1989-05-30 | 1990-12-05 | International Business Machines Corporation | Semiconductor package |
| EP0400324A3 (en) * | 1989-05-30 | 1992-04-15 | International Business Machines Corporation | Semiconductor package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3502776B2 (ja) | バンプ付き金属箔及び回路基板及びこれを用いた半導体装置 | |
| JP3499202B2 (ja) | 半導体装置の製造方法 | |
| JPH0448767A (ja) | 樹脂封止型半導体装置 | |
| JPH1168026A (ja) | 配線用補助パッケージおよび印刷回路配線板構造 | |
| JP2715934B2 (ja) | 多層印刷配線基板装置及びその製造方法 | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JPH11340609A (ja) | プリント配線板、および単位配線板の製造方法 | |
| JPH023954A (ja) | 集積回路装置 | |
| JPS59194460A (ja) | 半導体装置 | |
| JPS616832A (ja) | 実装体 | |
| KR100207902B1 (ko) | 리드 프레임을 이용한 멀티 칩 패키지 | |
| JPH09107067A (ja) | 半導体装置 | |
| JPH08191186A (ja) | 多層配線基板 | |
| JPH02164096A (ja) | 多層電子回路基板とその製造方法 | |
| JPH02343A (ja) | 電子部品搭載用基板 | |
| JPH0722730A (ja) | 複合電子部品 | |
| JPH0735389Y2 (ja) | 半導体装置 | |
| JPS58134450A (ja) | 半導体装置およびその製造方法 | |
| JPH06216492A (ja) | 電子装置 | |
| JPH0645763A (ja) | 印刷配線板 | |
| JPH04139737A (ja) | 半導体チップの実装方法 | |
| JPS6022348A (ja) | 半導体装置 | |
| JPS6366959A (ja) | 多重リ−ドフレ−ム | |
| JP2879503B2 (ja) | 面実装型電子回路装置 | |
| JPS5994856A (ja) | 複合回路装置とその実装方法 |