JPS59194460A - 半導体装置 - Google Patents
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- JPS59194460A JPS59194460A JP58068716A JP6871683A JPS59194460A JP S59194460 A JPS59194460 A JP S59194460A JP 58068716 A JP58068716 A JP 58068716A JP 6871683 A JP6871683 A JP 6871683A JP S59194460 A JPS59194460 A JP S59194460A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路の実装、特に立体的な実装形態
に関するものである。
に関するものである。
従来例の構成とその問題点
半導体集積回路の高密度実装に関しては、従来から平面
的にその実装密度を上げる方法がとられて来たが、それ
も限度があるため、近年三次元実装への展開が考えられ
るようになって来た。以下、従来例を第1図及び第2図
に沿って説明する。
的にその実装密度を上げる方法がとられて来たが、それ
も限度があるため、近年三次元実装への展開が考えられ
るようになって来た。以下、従来例を第1図及び第2図
に沿って説明する。
第1図において、1は基板、2は導体配線、3゜3′は
半導体素子、4は上下の導体配線を接続するための第1
のスタッド、5は熱可塑性樹脂、6は第1の蒸着導体配
線、7は第2のスタッド、8は半導体素子、9は第2の
熱可塑性樹脂、1oは第2の蒸着導体配線である。第1
図の構造について説明するため、以下にその製造法を記
す。!ず、アルミナ等の絶縁基板1上に厚膜法で導体配
線2を形成する。次に所定の位置に半導体素子3,3′
及び第1のスタッド4を接着固定する。スタッド4は上
下の導体配線を接続するためのもので、金属や低抵抗の
半導体を用いる。ついで上面よ多熱可塑性樹脂シート5
を加熱圧接した後スタンド上及び半導体素子の電極上に
コンタクトホールを形成する。最後にCr−OH等を蒸
着し、導体配線6を形成して第1層の実装が終了する。
半導体素子、4は上下の導体配線を接続するための第1
のスタッド、5は熱可塑性樹脂、6は第1の蒸着導体配
線、7は第2のスタッド、8は半導体素子、9は第2の
熱可塑性樹脂、1oは第2の蒸着導体配線である。第1
図の構造について説明するため、以下にその製造法を記
す。!ず、アルミナ等の絶縁基板1上に厚膜法で導体配
線2を形成する。次に所定の位置に半導体素子3,3′
及び第1のスタッド4を接着固定する。スタッド4は上
下の導体配線を接続するためのもので、金属や低抵抗の
半導体を用いる。ついで上面よ多熱可塑性樹脂シート5
を加熱圧接した後スタンド上及び半導体素子の電極上に
コンタクトホールを形成する。最後にCr−OH等を蒸
着し、導体配線6を形成して第1層の実装が終了する。
さらに、この上に第1層と同じ工程を繰り返して第2層
が、さらに同様にして第3層、第4層を形成する。
が、さらに同様にして第3層、第4層を形成する。
次に、第2の従来例を第2図に沿って説明する。
第2図において、11は基板、12は第1の枠体、13
は半導体素子、14は第1の絶縁シート、15は第1の
蒸着導体配線、16は接着剤、17は第2の枠体、18
は半導体素子、19は第2の絶縁シート、2oは第2の
蒸着導体配線である。第2図の構造について説明するた
めに、以下にその製造法を記す。まず、薄板の所定部に
半導体素子挿入用の穴が設けられた枠体12を準備する
。その枠体12の一主面に貫通孔を有する絶縁シート1
4が接着され、さらに前記貫通孔に半導体素子の電極を
一致させて絶縁シート14に接着する。ついで、蒸着導
体配線15を形成して第一の実装構造体ができる。同様
の工程で作られた第二の実装構造体を前記第一の実装構
造体に重さねて接着する。
は半導体素子、14は第1の絶縁シート、15は第1の
蒸着導体配線、16は接着剤、17は第2の枠体、18
は半導体素子、19は第2の絶縁シート、2oは第2の
蒸着導体配線である。第2図の構造について説明するた
めに、以下にその製造法を記す。まず、薄板の所定部に
半導体素子挿入用の穴が設けられた枠体12を準備する
。その枠体12の一主面に貫通孔を有する絶縁シート1
4が接着され、さらに前記貫通孔に半導体素子の電極を
一致させて絶縁シート14に接着する。ついで、蒸着導
体配線15を形成して第一の実装構造体ができる。同様
の工程で作られた第二の実装構造体を前記第一の実装構
造体に重さねて接着する。
このようにして得られた構造体において蒸着導体配線同
志を何らかの方法で接続しようとするものである。
志を何らかの方法で接続しようとするものである。
以上の2例はいずれも半導体素子を搭載した基板を重さ
ねるか、もしくは同様の構造にしたものである。特に第
1の従来例では次々に半導体素子の単位で重さねて行く
ことになるが、半導体素子の状態では充分なる動作テス
トができないため、総合歩留りは極めて低いものとなる
。例えば、半導体素子歩留シが95L%のものを10素
子この方法で搭載した時、最終歩留シは60%になり実
用的とは言えない。
ねるか、もしくは同様の構造にしたものである。特に第
1の従来例では次々に半導体素子の単位で重さねて行く
ことになるが、半導体素子の状態では充分なる動作テス
トができないため、総合歩留りは極めて低いものとなる
。例えば、半導体素子歩留シが95L%のものを10素
子この方法で搭載した時、最終歩留シは60%になり実
用的とは言えない。
一方、第2の例は第1の構造体として検査できるが、第
1の構造体を作るに際して第1の従来例と同じ問題が残
る上、第1.第2の構造体を接続する方策がない。いず
れも半導体素子は単体で扱われるため実装の高密度化の
点から言えば、不充分な技術であり、今後の本格的な三
次元実装のためには半導体素子状態で積み重さねて行く
方策が必要とされる。
1の構造体を作るに際して第1の従来例と同じ問題が残
る上、第1.第2の構造体を接続する方策がない。いず
れも半導体素子は単体で扱われるため実装の高密度化の
点から言えば、不充分な技術であり、今後の本格的な三
次元実装のためには半導体素子状態で積み重さねて行く
方策が必要とされる。
発明の目的
本発明はかかる従来の問題に鑑み、単一の半導体素子の
レベルで充分機能検査することが可能であシ、かつ半導
体素子そのものを立体的に積層した従来に例のない構造
体を提供することを目的とする。
レベルで充分機能検査することが可能であシ、かつ半導
体素子そのものを立体的に積層した従来に例のない構造
体を提供することを目的とする。
発明の構成
本発明は端面方向に電極端子が形成された半導体素子を
複数個積層し、前記電極端子間を接続することにより従
来得られなかった三次元高密度実装を可能とするもので
ある。
複数個積層し、前記電極端子間を接続することにより従
来得られなかった三次元高密度実装を可能とするもので
ある。
実施例の説明
以下に本発明の構造体に関する実施例、端面方向に電極
端子が形成された半導体素子の構成例、積層された構造
体の電極相互接続の構成例、及び代表的な製造法の一例
を述べる。
端子が形成された半導体素子の構成例、積層された構造
体の電極相互接続の構成例、及び代表的な製造法の一例
を述べる。
第3図、第4図で本発明による構造体の実施例を説明す
る。複数の半導体素子30の端面に低融点金属で電極端
子31が設けられ、前記半導体素子30は互いに重さね
合わされ1個の回路ブロック32を形成している。前記
半導体素子3oの重さね合わされる数は、6〜100枚
程度(第3図では5枚)であって重さね合わせ後の全体
の厚み、および重量を軽減させるだめに各々の半導体素
子の厚さは100μm前後に研磨される。重さね合わさ
れた半導体素子30の全体の形状は丁度キャラメル状の
四角形をしており、半導体素子3oの西端面の同一面上
に各々の電極端子31が複数個形成されている。前記複
数の半導体素子の電極端子31間をつなぐ接続体は例え
ばフレキシブルフィルム33上に半導体素子30の四端
面に形成された各々の電極端子31と対応する位置に電
極領域34が形成されている。前記電極領域34はフレ
キシブルフィルム33上の金属膜を蝕刻して形成された
パターンより成シ、電極領域34間を相互に電気的に配
線接続した構造となっている。更に、前記電極領域34
は前記フレキシブルフィルム33を貫通し、スルーホー
ルでもって形成してもよい。この場合前記スルーホール
は前記各々の半導体素子の電極端子31が位置するか、
もしくは嵌合するよう形成する。
る。複数の半導体素子30の端面に低融点金属で電極端
子31が設けられ、前記半導体素子30は互いに重さね
合わされ1個の回路ブロック32を形成している。前記
半導体素子3oの重さね合わされる数は、6〜100枚
程度(第3図では5枚)であって重さね合わせ後の全体
の厚み、および重量を軽減させるだめに各々の半導体素
子の厚さは100μm前後に研磨される。重さね合わさ
れた半導体素子30の全体の形状は丁度キャラメル状の
四角形をしており、半導体素子3oの西端面の同一面上
に各々の電極端子31が複数個形成されている。前記複
数の半導体素子の電極端子31間をつなぐ接続体は例え
ばフレキシブルフィルム33上に半導体素子30の四端
面に形成された各々の電極端子31と対応する位置に電
極領域34が形成されている。前記電極領域34はフレ
キシブルフィルム33上の金属膜を蝕刻して形成された
パターンより成シ、電極領域34間を相互に電気的に配
線接続した構造となっている。更に、前記電極領域34
は前記フレキシブルフィルム33を貫通し、スルーホー
ルでもって形成してもよい。この場合前記スルーホール
は前記各々の半導体素子の電極端子31が位置するか、
もしくは嵌合するよう形成する。
フンキンプルフィルム33の全体形状は第4図に示す形
状−で、前記重さね合せた半導体素子30全体ヲ包含シ
、カつ、フレキシブルフィルム33上に設けた電極領域
34と合致するものである。
状−で、前記重さね合せた半導体素子30全体ヲ包含シ
、カつ、フレキシブルフィルム33上に設けた電極領域
34と合致するものである。
外部基板と接続するためのコート端子35は半導体素子
30の電極端子が形成されていない面、即ち、半導体素
子の主面又は裏面に対する面より導出される。この場合
は導出すべき部分に電極となる突起もしくはピン状端子
35を設けて相手の外部基板との接続を容易ならしめる
もので良い。更に又重さね合わせた半導体素子間の接続
をするだめの部材としてとれまで、フレキシブルフィル
ムの例で述べてきたが、特にこれにこだわるものではな
い。例えば、厚い配線基板もしくはセラミック基板に、
前記した重さね合わせた半導体素子の電極端子と対応す
る電極領域と相互配線を施ぜば良い。前記フレキシブル
フィルム33で半導体素子を包含し電極同志を接続した
後、第4図に示す枠体36に挿入し機械的保護を行なわ
しめる構成でもよい。
30の電極端子が形成されていない面、即ち、半導体素
子の主面又は裏面に対する面より導出される。この場合
は導出すべき部分に電極となる突起もしくはピン状端子
35を設けて相手の外部基板との接続を容易ならしめる
もので良い。更に又重さね合わせた半導体素子間の接続
をするだめの部材としてとれまで、フレキシブルフィル
ムの例で述べてきたが、特にこれにこだわるものではな
い。例えば、厚い配線基板もしくはセラミック基板に、
前記した重さね合わせた半導体素子の電極端子と対応す
る電極領域と相互配線を施ぜば良い。前記フレキシブル
フィルム33で半導体素子を包含し電極同志を接続した
後、第4図に示す枠体36に挿入し機械的保護を行なわ
しめる構成でもよい。
次に本発明の構造体に使用する半導体素子の構成例につ
いて述べる。
いて述べる。
〈半導体素子 例1〉
第5図に示した実施例は、耐熱性樹脂60上に電極端子
61が形成され、その電極端子の突出した一端に半導体
素子62の突起電極63を接合するTape Auto
mated Bonding (以下TABと称す)を
使用したものである。通常TAB方式ではボンディング
後、半導体素子62あるいは耐熱性樹脂60より電極端
子61がつき出だ状態に切断し、外部基板に接合される
が、本例では半導体素子62の周辺に耐熱性樹脂部を残
しかつ耐熱性樹脂部60で切断することにより電極端子
61の切断部が端面に出て、なおかつ重さね合わせたと
き電極端子の短絡が耐熱性樹脂60により防止できるも
のである。第6図は第5図の半導体素子を平面的に見た
ものである。第5図と同一箇所には同一番号を付した。
61が形成され、その電極端子の突出した一端に半導体
素子62の突起電極63を接合するTape Auto
mated Bonding (以下TABと称す)を
使用したものである。通常TAB方式ではボンディング
後、半導体素子62あるいは耐熱性樹脂60より電極端
子61がつき出だ状態に切断し、外部基板に接合される
が、本例では半導体素子62の周辺に耐熱性樹脂部を残
しかつ耐熱性樹脂部60で切断することにより電極端子
61の切断部が端面に出て、なおかつ重さね合わせたと
き電極端子の短絡が耐熱性樹脂60により防止できるも
のである。第6図は第5図の半導体素子を平面的に見た
ものである。第5図と同一箇所には同一番号を付した。
以下筒11図1で同様に同一番号を付した。
く半導体素子 例2)
第7図の例は電極端子61から延在した電極端子61A
が耐熱性樹脂6oに設けられたスルーホール導体により
形成される構成である。スルーホール部を切断すること
によシ第7図の構造が得られる。
が耐熱性樹脂6oに設けられたスルーホール導体により
形成される構成である。スルーホール部を切断すること
によシ第7図の構造が得られる。
〈半導体床7 例3〉
第8図に示した実施例もTAB方式を用いたものである
が、電極端子61が耐熱性樹脂60の側面にまで折り曲
げられた構造である。電極端子61Bの長さは端面に少
し曲がり込んだ程度で充分である。
が、電極端子61が耐熱性樹脂60の側面にまで折り曲
げられた構造である。電極端子61Bの長さは端面に少
し曲がり込んだ程度で充分である。
〈半導体素子 例4〉
第9図に示しだ例は、半導体素子62の側面に電極端子
61が曲げられているが、半導体素子の側面は絶縁性樹
脂64で保護されており、電極端子61と半導体素子6
2の短絡を防止している。
61が曲げられているが、半導体素子の側面は絶縁性樹
脂64で保護されており、電極端子61と半導体素子6
2の短絡を防止している。
この場合、金属1層のフィルムキャリヤを用いた
゛TABTAB方式できる。
゛TABTAB方式できる。
〈半導体素子 例6〉
第10図の例は第9図と同じ構造となっているが、この
場合は電極端子61が半導体素子62の側面に接着剤6
6で絶縁を兼ねて接着されている。
場合は電極端子61が半導体素子62の側面に接着剤6
6で絶縁を兼ねて接着されている。
本例では半導体素子の側面を予かしめ絶縁処理すること
なく、電極端子61と半導体素子62の短絡を防止する
ことができる。
なく、電極端子61と半導体素子62の短絡を防止する
ことができる。
く半導体素子 例6〉
第11図の例は半導体素子62の電極63からの電極端
子61が金属箔(例えばム/ 、 Ou 、 Au)’
1層からなるテープキャリヤを用いた場合である。
子61が金属箔(例えばム/ 、 Ou 、 Au)’
1層からなるテープキャリヤを用いた場合である。
この例では、外部への接続用に電極端子の一部が厚くな
っておシ、この部分は接着剤65で半導体素子の側面に
接着される。電極端子の厚さは、半導体素子に接合する
領域で数10μm、その他の部分は100μm〜数10
0μm程度が良い。
っておシ、この部分は接着剤65で半導体素子の側面に
接着される。電極端子の厚さは、半導体素子に接合する
領域で数10μm、その他の部分は100μm〜数10
0μm程度が良い。
次に半導体素子の積層、電極相互接続の例について述べ
る。
る。
〈積層構造 例1〉
第12図、第13図は前述した〈半導体素子例1〜6〉
即ち、端面方向に電極端子93を形成した半導体素子9
1を複数個積層した構造を示す断面略図である。即ち、
その端面方向に電極端子93を有する半導体素子91は
基板96上にスペーサー94を介して絶縁性樹脂材料°
95により接着・積層される。最後に蓋体97が接着さ
れて第14図の形となるが、全体として立方体形状にな
る。
即ち、端面方向に電極端子93を形成した半導体素子9
1を複数個積層した構造を示す断面略図である。即ち、
その端面方向に電極端子93を有する半導体素子91は
基板96上にスペーサー94を介して絶縁性樹脂材料°
95により接着・積層される。最後に蓋体97が接着さ
れて第14図の形となるが、全体として立方体形状にな
る。
また、その時、立方体に積層された構造体の形状は第1
4図に側面図を示す如く、絶縁性樹脂材料95及び耐熱
性樹脂92に囲まれて、電極端子93の端断面部が整列
配置した状態で露出した構造が得られる。
4図に側面図を示す如く、絶縁性樹脂材料95及び耐熱
性樹脂92に囲まれて、電極端子93の端断面部が整列
配置した状態で露出した構造が得られる。
次に、電極端子端部の処理の例について第15図、第1
6図に沿って説明する。
6図に沿って説明する。
第14図の如く、四囲の各辺に電極端子93の端断面が
露出している半導体素子積層ブロックを、溶融半田槽に
短時間浸漬することに依り、電極材93の端断面部位に
は半田金属が結着する。即ち第16図に示す如く厚さ数
10μm〜数100μmの所謂半田バンプ98が、すべ
ての電極端子93部分に形成された半導体素子積層ブロ
ックができる。
露出している半導体素子積層ブロックを、溶融半田槽に
短時間浸漬することに依り、電極材93の端断面部位に
は半田金属が結着する。即ち第16図に示す如く厚さ数
10μm〜数100μmの所謂半田バンプ98が、すべ
ての電極端子93部分に形成された半導体素子積層ブロ
ックができる。
また他の構造として、上述のバンプ電極がメッキ法によ
シ形成された構造のものでもよい。即ち半導体素子積層
ブロックの電極端子93露出部位に対し、電気伝導度の
秀れた金属材料を選択的にメッキ処理を施こすことによ
り、前述の場合と同様に、同部位にはメッキによるバン
プ電極98が構成され、第15図の如くその周辺部に電
極バンプを有する半導体積層ブロックが構成される。
シ形成された構造のものでもよい。即ち半導体素子積層
ブロックの電極端子93露出部位に対し、電気伝導度の
秀れた金属材料を選択的にメッキ処理を施こすことによ
り、前述の場合と同様に、同部位にはメッキによるバン
プ電極98が構成され、第15図の如くその周辺部に電
極バンプを有する半導体積層ブロックが構成される。
また、第14図の如く積層された構造体の樹脂部をエツ
チング(例えば酸素プラズマエツチング)し、端部の樹
脂部を選択的に数10μm〜数100μm削りとること
によシ、第16図の如く電極端子を突出させることがで
きる。
チング(例えば酸素プラズマエツチング)し、端部の樹
脂部を選択的に数10μm〜数100μm削りとること
によシ、第16図の如く電極端子を突出させることがで
きる。
次に電極相互接続の例について述べる。
く電極相互接続 例1〉
本例は第17図の如く、半導体素子積層ブロックの四囲
の各辺、即ち電極端子93の端断面が露呈している各面
に対し、電気伝導度の良い金属材料を蒸着或はメッキ処
理等により、数μm〜数10μmの厚みで形成し、しか
る後ホトプロセスに依シ、積層形成した半導体素子群の
電極端子93間 −を相互に結合する配線ノ(ターン9
9を形成した構造のものである。
の各辺、即ち電極端子93の端断面が露呈している各面
に対し、電気伝導度の良い金属材料を蒸着或はメッキ処
理等により、数μm〜数10μmの厚みで形成し、しか
る後ホトプロセスに依シ、積層形成した半導体素子群の
電極端子93間 −を相互に結合する配線ノ(ターン9
9を形成した構造のものである。
く電極相互接続 例2〉
本例は積層した半導体素子群それぞれの端断面が露呈し
ている電極端子93に対し、電極端子93相互間を電気
的に接続する場合に、第18図の如くワイヤーボンデン
グ法に依り、電極端子93間をAu或はAl細線100
に依シ結線したものである。
ている電極端子93に対し、電極端子93相互間を電気
的に接続する場合に、第18図の如くワイヤーボンデン
グ法に依り、電極端子93間をAu或はAl細線100
に依シ結線したものである。
また相互に結線した電極或は単独の電極と外部枠体の電
極(図示せず)との結合は、同図の如く半導体素子の積
層ブロック形成時に電極端子専用層101を同時に積層
し、同専用層が形成する電極金属の端断面部位102を
用いて接続する。
極(図示せず)との結合は、同図の如く半導体素子の積
層ブロック形成時に電極端子専用層101を同時に積層
し、同専用層が形成する電極金属の端断面部位102を
用いて接続する。
以上述べた如く積層した場合、熱放散が問題となる。こ
の問題を解決するために積層構造の中間に放熱板を挿入
する構造を第19図に示した。
の問題を解決するために積層構造の中間に放熱板を挿入
する構造を第19図に示した。
本例第19図は消費電力の大きい半導体素子を積層形成
して構成する半導体素子群の放熱性の向上を図った構造
である。
して構成する半導体素子群の放熱性の向上を図った構造
である。
即ち半導体素子を積層形成するに当り、第19図の斜視
図の如く、数層間隔で半導体素子の裏面部位に金属薄板
或は熱伝導性の良好な材料からなる放熱薄板103を同
時に積層した構造であり、同放熱用薄板は第19図の様
にその一方が積層ブロックの外部まで延長しており、同
延長部位に放熱効果を有した構造のものである。
図の如く、数層間隔で半導体素子の裏面部位に金属薄板
或は熱伝導性の良好な材料からなる放熱薄板103を同
時に積層した構造であり、同放熱用薄板は第19図の様
にその一方が積層ブロックの外部まで延長しており、同
延長部位に放熱効果を有した構造のものである。
次に本発明の製造方法例について述べる。
く製造方法例 1〉
第20図は概略を示す断面図であるが、必要な場合、同
様の方法により四面同時に行なうこともできる。
様の方法により四面同時に行なうこともできる。
重さね合わせた半導体素子30の電極端子31とフレキ
シブルフ・イルム33の電極領域34を位置合せし、四
端面よシ38の方向に加熱加圧する。
シブルフ・イルム33の電極領域34を位置合せし、四
端面よシ38の方向に加熱加圧する。
これにより、半導体素子3oの電極材料である低融点金
属は溶解し、機械的及び電気的に接続が完了する。この
場合、外部基板と接するだめの外部端子は予かしめ前記
フレキシブルフィルムの面に半田バンプ又はピン(第3
図35)を設けておいても良いし、前記半導体素子の四
端面の電極端子とフレキシブルフィルムとの接続が終了
した時点で形成しても良い。更に又、第21図の様に相
互配線が終了したものを枠体36に挿入し、フレキシブ
ルフィルム33の底面に設けた電極領域39゜枠体36
の底面の電極領域40を加熱し、結合させてもよい。枠
体36には外部基板と接続させるだめのピン35が形成
されている。この様な構成であれば機械的に安定な半導
体装置ができ、取扱いが容易である。
属は溶解し、機械的及び電気的に接続が完了する。この
場合、外部基板と接するだめの外部端子は予かしめ前記
フレキシブルフィルムの面に半田バンプ又はピン(第3
図35)を設けておいても良いし、前記半導体素子の四
端面の電極端子とフレキシブルフィルムとの接続が終了
した時点で形成しても良い。更に又、第21図の様に相
互配線が終了したものを枠体36に挿入し、フレキシブ
ルフィルム33の底面に設けた電極領域39゜枠体36
の底面の電極領域40を加熱し、結合させてもよい。枠
体36には外部基板と接続させるだめのピン35が形成
されている。この様な構成であれば機械的に安定な半導
体装置ができ、取扱いが容易である。
〈製造方法例 2〉
第22図に示す如く、枠体36に前記フレキシブルフィ
ルム33を挿入し、次いで重さね合わせた半導体素子を
挿入しく第22図b)、枠体36全体を加熱すれば、半
導体素子の電極端子とフレキシブルフィルム上の電極領
域の低融点金属は溶融し7、半導体素子端面に形成した
電極端子30とフレキ/プルフィルム3.3の電極領域
31とが接続される。この様な製造方法においては枠体
36ヲ用いて枠体36の中にフレキシブルフィルム33
と重さね合わせた半導体素子30とを挿入し、一度に熱
処理するために、工程が簡単で個々の電極同志の位置合
せが容易となる。
ルム33を挿入し、次いで重さね合わせた半導体素子を
挿入しく第22図b)、枠体36全体を加熱すれば、半
導体素子の電極端子とフレキシブルフィルム上の電極領
域の低融点金属は溶融し7、半導体素子端面に形成した
電極端子30とフレキ/プルフィルム3.3の電極領域
31とが接続される。この様な製造方法においては枠体
36ヲ用いて枠体36の中にフレキシブルフィルム33
と重さね合わせた半導体素子30とを挿入し、一度に熱
処理するために、工程が簡単で個々の電極同志の位置合
せが容易となる。
く製造方法例 3〉
第23図に示した様に、重さね合わせた半導体素子の電
極端子間を接続するため、相互配線体を多層配線基板4
1(例えば、エポキシ、ガラス。
極端子間を接続するため、相互配線体を多層配線基板4
1(例えば、エポキシ、ガラス。
セラミック等)上に形成したものを用いる。即ち、前記
基板上に予かしめ半導体素子3oの電極端子31間を接
続する電極領域42と電極領域間の相互配線(第23図
では省略)とを形成しておくのである。この多層配線基
板41を積層した半導体素子30の各端面毎に各々位置
合わせを行ない加熱する方法であるにの場合、前記各端
面に取付け゛られだ多層配線基板間の接続は前記多層配
線体の端部に設けた電極領域50を用いて実施する。
基板上に予かしめ半導体素子3oの電極端子31間を接
続する電極領域42と電極領域間の相互配線(第23図
では省略)とを形成しておくのである。この多層配線基
板41を積層した半導体素子30の各端面毎に各々位置
合わせを行ない加熱する方法であるにの場合、前記各端
面に取付け゛られだ多層配線基板間の接続は前記多層配
線体の端部に設けた電極領域50を用いて実施する。
く製造方法例 4〉
更に改良された方法として第24図に示す如く多層配線
基板41で予かしめ四角の枠体を形成し、半導体素子端
面の電極端子と接する電極領域が内側になる様にしてお
き(第24図a)、重さね合わせた半導体素子30を挿
入し、加熱すれば半導体素子の電極端子と多層配線基板
電極領域との接続が著しく容易にできるものである。(
第24図b) 発明の効果 本発明の場合、100μmの半導体素子を互いに重さね
合わせ、積層構造にし、前記半導体素子の端面方向に電
極端子を導出するとともに、前記端面領域で前記電極端
子間の相互の配線接続を実施している。
基板41で予かしめ四角の枠体を形成し、半導体素子端
面の電極端子と接する電極領域が内側になる様にしてお
き(第24図a)、重さね合わせた半導体素子30を挿
入し、加熱すれば半導体素子の電極端子と多層配線基板
電極領域との接続が著しく容易にできるものである。(
第24図b) 発明の効果 本発明の場合、100μmの半導体素子を互いに重さね
合わせ、積層構造にし、前記半導体素子の端面方向に電
極端子を導出するとともに、前記端面領域で前記電極端
子間の相互の配線接続を実施している。
このために■単位体積当りの実装半導体素子が多く、高
密度実装が行なえる構造である。例えば半導体素子の厚
さを100μmとして、20個の半導体素子を積層にし
てもわずか2mmの厚さで各半導体素子の層間の貼りつ
け用樹脂を考慮してもたかだか2.5間の厚さと非常に
薄くかつ、高密度に実装できるものである。
密度実装が行なえる構造である。例えば半導体素子の厚
さを100μmとして、20個の半導体素子を積層にし
てもわずか2mmの厚さで各半導体素子の層間の貼りつ
け用樹脂を考慮してもたかだか2.5間の厚さと非常に
薄くかつ、高密度に実装できるものである。
■壕だ、゛各半導体素子の電極端子が端面方向に導出さ
れ、端面領域内で相互に接続されるから、配線長が著し
く短かい。例えば前述した例の如く20個の半導体素子
を積層にした場合でもわずか2゜5mmの配線長で処理
できるため配線抵抗が小さく、メモリーIC+あるいは
高周波IC等の高速化をさまたげる事がない。
れ、端面領域内で相互に接続されるから、配線長が著し
く短かい。例えば前述した例の如く20個の半導体素子
を積層にした場合でもわずか2゜5mmの配線長で処理
できるため配線抵抗が小さく、メモリーIC+あるいは
高周波IC等の高速化をさまたげる事がない。
■本発明の場合、半導体素子からの電極端子が端面方向
に導出されこれを重さね合わせた構造であるから、不必
要な支持体等が全くない。このだめ半導体装置全体を軽
くする事ができる。
に導出されこれを重さね合わせた構造であるから、不必
要な支持体等が全くない。このだめ半導体装置全体を軽
くする事ができる。
■又、本発明は半導体素子を重さね合わせ積層する構造
であるから、従来の如く平面に並べる方式に比べ、著し
く小面積である。
であるから、従来の如く平面に並べる方式に比べ、著し
く小面積である。
■すでに述べた如く、半導体素子の電極端子を形成する
段階において例えばフィルムキャリヤのリード端子に半
導体素子をインナーリード接続ししかるのちフィルム上
でファンアウトしたリード端子の部分で電気的にあらか
じめ、測定検査することができる。したがって前記半導
体素子を積層する段階においては、完全に検査された良
品のみを用いることができ、従来の如く単にウェハーの
段階で検査を施した半導体素子に比べ半導体装置として
の歩留りが著しく高いも・のである。
段階において例えばフィルムキャリヤのリード端子に半
導体素子をインナーリード接続ししかるのちフィルム上
でファンアウトしたリード端子の部分で電気的にあらか
じめ、測定検査することができる。したがって前記半導
体素子を積層する段階においては、完全に検査された良
品のみを用いることができ、従来の如く単にウェハーの
段階で検査を施した半導体素子に比べ半導体装置として
の歩留りが著しく高いも・のである。
芯
第1.第2図は半導体素子を搭載した基板を重さね合わ
せた従来の構造断面図、第3図は本発明の一実施例の半
導体装置の概略構造図、第4図ば;フレキシブ、ηイ/
l/A、!:枠体の概略図、鎖管^2本発明の製造法例
を示す図である。 30・・・・・・半導体素子、31・・・・・・電極端
子、33・・・・・・フレキシブルフィルム、35・・
・・・ピン、36・・・・・・枠体、41・・・・・・
多層基板、42・・・・・・電極、60・・・・・・耐
熱性樹脂、61・・・・・・電極端子、62・・・・・
・半導体素子、63・・・・・・突起電極、66・・・
・・接着剤、91・・・・・・半導体素子、92・・・
・・・耐熱性樹脂、93・・・・・・電極端子、94・
・・・・・スペーサー、96・川・・絶縁性樹脂材料、
96・・・・・・基板、9B・・・・・・端面の電極、
99・・・・・・相互接続配線、100・・・・・・金
属細線、103・・・・・・放熱板。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第6
図 X2 第7図 0 第8図 第9図 4− 第10図 乙5 第11図 第13図 第14図 7 6 第15図 第16図 第19図 第20図 第23図 第24図
せた従来の構造断面図、第3図は本発明の一実施例の半
導体装置の概略構造図、第4図ば;フレキシブ、ηイ/
l/A、!:枠体の概略図、鎖管^2本発明の製造法例
を示す図である。 30・・・・・・半導体素子、31・・・・・・電極端
子、33・・・・・・フレキシブルフィルム、35・・
・・・ピン、36・・・・・・枠体、41・・・・・・
多層基板、42・・・・・・電極、60・・・・・・耐
熱性樹脂、61・・・・・・電極端子、62・・・・・
・半導体素子、63・・・・・・突起電極、66・・・
・・接着剤、91・・・・・・半導体素子、92・・・
・・・耐熱性樹脂、93・・・・・・電極端子、94・
・・・・・スペーサー、96・川・・絶縁性樹脂材料、
96・・・・・・基板、9B・・・・・・端面の電極、
99・・・・・・相互接続配線、100・・・・・・金
属細線、103・・・・・・放熱板。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第6
図 X2 第7図 0 第8図 第9図 4− 第10図 乙5 第11図 第13図 第14図 7 6 第15図 第16図 第19図 第20図 第23図 第24図
Claims (1)
- 【特許請求の範囲】 (1)端面に電極端子の形成された半導体素子が複数個
積層され、かつ前記素子の端面領域で前記電極端子間の
接続配線を形成したことを特徴とする半導体装置。 (2) 積層された半導体素子群の端面の電極端子間
が金属細線で接続されたことを特徴とする特許請求の範
囲第1項記載の半導体装置。 (3)積層された半導体素子群の端面の電極端子間が蒸
着配線で接続されてなる特許請求の範囲第1項記載の半
導体装置。 (4)少なくとも表面が絶縁物質よりなる枠体の一主面
上で電極端子の一端が前記枠体の内方向に突出し、かつ
前記突出した電極端子と半導体素子上の電極が接合され
、かつ前記電極端子の他端が前記枠体の周縁を越えて前
記枠体の側壁に接着固定された構造体を積層してなる特
許請求の範囲第1項記載の半導体装置。 (6)半導体素子上の電極にその一端が接合されている
電極端子ル他端が、前記半導体素子の周縁を越えて側面
に折り曲げられ、前記側面部で接着・固定された構造体
を積層してなる特許請求の範囲第1項記載の半導体装置
。 (6)端面に電極端子の形成された半導体素子が複数個
積層され、かつ前記半導体素子群の端面電極端子と一致
した電極部分を有する導体配線の形成された配線基板に
よシ前記半導体素子の所定の端面電極端子が相互配線さ
れたことを特徴とする半導体装置。 (7)配線基板が多層の絶縁性基板であることを特徴と
する特許請求の範囲第6項記載の半導体装置。 (8)配線基板がフレキシブルフィルムであることを特
徴とする特許請求の範囲第6項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58068716A JPS59194460A (ja) | 1983-04-18 | 1983-04-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58068716A JPS59194460A (ja) | 1983-04-18 | 1983-04-18 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59194460A true JPS59194460A (ja) | 1984-11-05 |
Family
ID=13381788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58068716A Pending JPS59194460A (ja) | 1983-04-18 | 1983-04-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59194460A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63299256A (ja) * | 1987-05-29 | 1988-12-06 | Toshiba Corp | 電気部品 |
EP0593666A1 (en) * | 1991-06-24 | 1994-04-27 | Irvine Sensors Corporation | Fabricating electronic circuitry unit containing stacked ic layers having lead rerouting |
US5790380A (en) * | 1995-12-15 | 1998-08-04 | International Business Machines Corporation | Method for fabricating a multiple chip module using orthogonal reorientation of connection planes |
US6573461B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Retaining ring interconnect used for 3-D stacking |
US6573460B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Post in ring interconnect using for 3-D stacking |
US6856010B2 (en) | 2002-12-05 | 2005-02-15 | Staktek Group L.P. | Thin scale outline package |
JP2012069554A (ja) * | 2010-09-21 | 2012-04-05 | Disco Abrasive Syst Ltd | スタックデバイスの製造方法 |
-
1983
- 1983-04-18 JP JP58068716A patent/JPS59194460A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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EP0593666A4 (en) * | 1991-06-24 | 1994-07-27 | Irvine Sensors Corp | Fabricating electronic circuitry unit containing stacked ic layers having lead rerouting |
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US6573460B2 (en) | 2001-09-20 | 2003-06-03 | Dpac Technologies Corp | Post in ring interconnect using for 3-D stacking |
US6856010B2 (en) | 2002-12-05 | 2005-02-15 | Staktek Group L.P. | Thin scale outline package |
JP2012069554A (ja) * | 2010-09-21 | 2012-04-05 | Disco Abrasive Syst Ltd | スタックデバイスの製造方法 |
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