JPH02270443A

JPH02270443A - データ伝送方式

Info

Publication number: JPH02270443A
Application number: JP1162140A
Authority: JP
Inventors: Yoshikazu Ikenoue; 義和池ノ上; Kanji Wada; 和田　幹二
Original assignee: Minolta Co Ltd
Current assignee: Minolta Co Ltd
Priority date: 1989-06-23
Filing date: 1989-06-23
Publication date: 1990-11-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】匡粧立！本発明は、所定ビット長のワードデータを複数回送信す
ることによって、ｌフレームのデータを伝送するデータ
伝送方式に関する。

１木造遊たとえば、複写機等の画像記録装置においては、複写機
本体に対して、ソータ、ドキュメントフィーダ等の多数
のオプション装置（付属装置）が用意されており、ユー
ザは、オプション装置より必要なものを選んで複写機本
体に接続する。

このような複写機のノステムにおいては、複写機本体の
ホスト制御装置（以下、ホストＣＰ　ＬＪと称す。）か
ら、オプション装置を制御するため、制御信号等の各種
のデータが送信され、また、オプション装置の制御袋ｆ
ｆ１（以下、オプションＣＰＵと称す。）からは、各オ
プション装置の状態を示すデータ等がホストＣＰＵへと
伝送される。

一方、従来のデータの伝送方式では、所定ヒツトからな
るワードデータ単位のデータ伝送を所定回数繰り返し、
固定長のコマンド等のフレームデータを伝送していた。

このような、データ伝送方式を前記複写機のシステムに
用いた場合、上記システムにおいては、長いデータ、短
いデータが混在しているにも拘わらず、送信されるデー
タが固定長とされているため、全てのデータを最も長い
データにそろえて伝送しなければならず、全体として非
常に長いデ−夕となってしまい、データ伝送の効率が悪
いものであった。

発明の目的本発明は、上記事情に鑑みてなされたものであり、伝送
すべきデータを可変とし、データ伝送を効率良く行うこ
とか可能なデータ伝送方式を提供することを目的とする
。

発明の概要本発明によれば、フレームデータの先頭ワードデータの
特定ビットにのみ、識別データを付してデータの伝送を
行うため、受信側では、各ワードデータの特定ビットを
識別することにより、次の識別データが付されたワード
データを受信するまでを、１つのコマンド等のフレーム
データと認識すれば良く、種々の長さのデータを伝送す
ることが出来る。

寒饗り第１図は本発明を適用した複写機の一例を示す図であっ
て、１は複写機本体、２は給紙装置、３は原稿搬送装置
、４はソータである。

次にｌＯはホストＣＰＵ、１１は複写機本体ｌの複写制
御用のマスタＣＰＵ、１２は給紙制御用の第１オプシヨ
ンＣＰＵ５１３は原稿搬送制御用の第２オプションＣＰ
Ｕ、１４はソータ制御用の第３オプンヨンＣＰＵである
。なおマスクＣＰＵもオプションＣＰＵの１つである。

マスタＣＰＵ１１と各オプションＣＰＵＩ２゜１３．１
４は第２図或いは第３図に示すように、共通のデータバ
ス２０を介して中ストＣＰＵｌ０にデータ交信可能に連
結される。

なお第３図において、１６Ａ、１６Ｉ３は追加可能な送
受信可能型のオプションＣＰＬＩ、１７．１８は表示装
置などの受信専用のオプションＣＰＵである。

第４図は本実施例に用いられたＣＰＵの構成図である。

ホストＣＰＵｌ０．オプションＣＰＵ１ｌ−１４（第４
図では１１で示す。）は制御部ＣＣとＲＡＭ（ｒｔＡ）
および入出力部Ｉ１０の他にタイマーＴと通信用の受信
レジスタＲＲと送信レジスタＳＲを有する。タイマーＴ
は、一定の周期で制御部ＣＣに対してタイマー割込み信
号を発生する。

また、受信レジスタＲＲは、非同期通信が可能であり、
データの受信が完了すると制御部ＣＣに対して受信割込
み信号を発生する。送信レジスタも同様に非同期通信が
可能であり、制御部によりセットされたデータの送信が
完了すると制御部に対して送信削り込み信号を発生する
。

また、ＲＡＭ（ＲＡ）内には受信時の状態変化に応じて
内容が変化するレジスタＲＭＯＤＥと送信時の状態変化
に応じて内容が変化するレジスタＴＭＯＤＥとを有する
。両レジスタの動作は後述する。

第２図において、Ｈ−ＤＡＴＡは、ホストＣＰＵｌ０か
らオプションＣ））Ｕｌｌ−１４にデータを伝送４−る
ための第１の共通接続線で、０−ＤＡＴＡは、逆にオプ
ションＣＰＬＩＩ＆−１４からホストｃｐｕｔｏにデー
タを伝送するための第２の共通接続線である。Ｅｌｘお
よびＥＯは、データ伝送を制御するための接続線の入力
ボートと出力ボートで、各入力ボートと出力ボートとを
制御用接続線２１を介して縦続接続することによりすべ
てのＣＰＵ１０〜１４を環状に接続する。

再び第４図に戻って、さらに、各ＣＰＵには、同一情報
を記憶する仮想共通ＲＡＭ（ＣＲＡＭ）を有する。この
仮想共通ＲＡＭ（ＣＲＡＭ）には、通信により伝送され
るすべての情報が記憶されている。これらの情報には、
複写機の現在の状態や各ｃｐｕｔｏ〜ｉ４の状態が含ま
れ、各ＣＰＵｌ０〜１４は、各々の仮想共通ＦｉＬＡＭ
（ＣＩ（ＡＭ）を参照することにより、システム全体の
情報を得ることが可能となっている。この場合、各ＣＰ
Ｕの仮想共通ＲＡＭ（ＯＲＡＭ）の同じアドレスの情報
は常に相互に一致していなければならないが、これは、
次の様にして行われる。

任意のＣＰＬＪにおいて、仮想共通ＲＡＭ（ＣＩｌＡＭ
）のデ二°りの変更を行った場合、第１共通接続線Ｈ−
Ｄ　Ａ　Ｔ　Ａまたは０−ＤＡＴＡ（第２図参照）によ
り他のＣＰＵに対して、変更を行ったデータの番地と変
更後のデータを送信する。ずべてのｃｐｕは共通接続線
Ｈ−ＤＡＴＡまたは０−ＤＡＴＡにより、上記データを
受信すると、各々の仮想共通ＲＡＭ（ＣＲＡＭ）の対応
する番地のデータを変更する。

このような方法によれば、仮想共通ＲＡＭの大きさに関
係なく、変更されたデータだけを送信するため、データ
の平均伝送速度が速く、データ伝送に要するＣＰＵの処
理時間も短くなる。また、従来ミニコンなどで行われて
いた時分割アクセスによる共通ＲＡＭ方式に比べ、各々
のＣＰＵが、それぞれの仮想共通１ＮＡＭ（ＣＲＡＭ）
を参照できるため、平均アクセス時間も短くなるという
特長がある。

表１は、本実施例における仮想共通ＲＡＭ（ＣＲＡＭ）
に記憶されるデータである。

（以下余白）表１データ内容としては、例えば複写状態信号の中には給紙
信号、排出信号、コピー命令信号、リターン信号、ウェ
イト信号等のコピープロセスの各状態が網羅されており
、複写モード信号の中にはベーパーサイズ、給紙口、倍
率等のデータが、トラブル内容信号の中にはジャムコー
ド、トラブルコード、操作パネル情報信号の中にはテン
キー人力情報、表示枚数情報等が盛り込まれている。

また、コピープロセスの各種信号としては、例えば複写
機本体ｌ内の各種センサおよびＣＰＵ内の制御タイマの
状態に関して、所定のタイミングにおける情報等が含ま
れている。

基本的には、これらの情報はすべてのＣＰＵの仮想共通
ＲＡＭ（ＣＲＡＭ）に記憶されるが、各ＣＰＵにおいて
、必要な情報を選択的に記憶しておくことも可能である
。この場合、他のＣＰＵで変更されたデータを受けたと
き、番地により、各０１）　Ｕの仮想共通ＲＡＭ（ＣＲ
ＡＭ）の更新は行わない。

第５図は、ＣＰＵ間のデータ伝送のタイミング・チャー
トである。

ホストＣＰＵｌ０からオプションＣＰＵＩＩ〜１４への
送信は接続線Ｈ−ＤＡＴＡにより任意のタイミングで行
われる。一方、オプションＣＰＵ１ｌ−１４からホスト
ＣＰＵｌ０への送信は、接続線０−ＤＡＴＡを複数のオ
プションＣＰＬＩＩＩ〜凰４で時分割利用することによ
り行われる。時分割制御は各ｃｐｕの制御入力ポートＥ
ｌと制御出力ボートＥＯに接続された制御用接続線２１
により行われる。制御用接続線２１は、“［Ｉ”と“Ｌ
“の２レベルを有し、各オプションＣＰＵが送信可能と
なるのは、各オプションＣＰＵの制御入力ポートＥｌが
一方のレベルから他方のレベルに変化したときとする。

このときオプションＣＰＵから送信ずべきデータがある
ときは、第１共通接続線０−ＤＡＴＡによりホストＣＰ
Ｕｌ０への送信を行う。そして、送信が終了するか、ま
た送信するデータがない場合には、第２共通接続線０−
ＤＡＴＡの使用権を次のオプションＣＰＵに譲るために
、当該オプションＣＰＵのボートＥＯのレベルを反転す
る。

上記動作を各オプションＣＰＵが順次行うことにより最
適効率で、第２共通接続線０−ＤＡＴＡを利用すること
ができる。

最後のオプションＣＰＵのＥＯ，つまり、ホス）ＣＰＵ
ｌ　ＯのＥｌが一方のレベルから他方のレベルに変化す
ると、ホストＣＰＵｌ０は第２共通接続線０−ＤＡＴＡ
の使用権が一巡したものとみなし、再びホストＣＰＩＪ
　ｌ　ＯのＥＯを反転し、次の送信の伝送を許可する。

以上のシーケンスの間においても、ホストＣＰＵ１Ｏか
らオプションＣＰＵへの送信は常時行われている。

第６図は、実施例のデータ伝送に用いるデータの型式で
ある。

各ＣＰＵに内蔵されている通信用のハードウェアは、ｌ
ワード、８ビツトの非同期通信が行えるようになってい
る。ｌフレームが１６ビツトよりなるデータ型式の場合
は、第６図に示すように、ｌワードの送信２回で１フレ
ームの送信が完了する。各フレームの先頭ビットである
識別ビットはフレームの同期をとるために用いられ、ｌ
ワード目の先頭ビット（識別ビット）は“ビ、２ワード
目の先頭ビット（識別ビット）は“θ″となっている。

これにより、送信途中にエラーが発生した場合でも、次
のフレームの同期をとることが可能となる。

また、ｌフレームが３ワ一ド以上のデータ型式の場合で
も、３ワード目以降の先頭ビット（識別ビット）を°０
”とすることによりフレームの同期をとることが可能と
なる。

第６図において、ｂｏ””’ｂ６の７ビツトは、送られ
る仮想共通ＲＡＭのデータで、ｂ８〜ｂ１４の７ビ・ソ
トは、仮想共通ＲＡＭのアドレスを示し、２ワードで１
２８種類のデータまで扱うことができる。

次に、各ＣＰＵのプログラムをフローチャートを参照し
ながら説明する。

第８−１図ないし第８−５図はホストＣＰＵからの送信
を示すフローチャート、第９−１図ないし第９−４図は
オプションＣＰＵｌｌ−１４の動作を示すフローチャー
トである。ここでは、本実施例に関係のある通信制御の
部分についてのみ説明する。

初めに、ホストＣＰＵｌ０の通信制御プログラムについ
て説明する。ホストＣＰＬＩＩＯの通信制御プログラム
は４つの割込み処理ルーチンよりなる。それは、０１割
込み、タイマー割込み、送信割込み、受信割込みの各処
理ルーチンである。これらの割込み処理ルーチンは、メ
イン・ルーチン（第８−１図）とは独立に６割込み信号
入力時に動作する。

第８−２図に９１割込みのフローチャートを示４′。９
１割込みは該当ＣＩ）　ＵのＥｌボートのレベルの立ち
上がりか、立ち下がりで動作する。９１割込みルーチン
では、ボートＥｌのレベルが“０”から“ｌ”に変化し
た場合は、ボートＥＯを“０“に、逆にＥｌが“ビから
“０”に変化した場合には、ボートＥＯを“ｌ”にする
。

第８−３図はタイマー割込みルーチンを示し、このタイ
マー割込みルーチンは、各ＣＰＵに内蔵されたタイマー
Ｔにより決定される一定の周期で起動される。タイマー
割込みルーチンでは、仮想共通ＲＡＭ（ＯＲＡＭ）内の
変化データを探索し、オプションＣＰＵへの送信を開始
させる。変化データは仮想共通ＲＡＭ（ＣＲＡＭ）内の
各データの最上位ビットにより判断される。オプション
ＣＰＵからの受信データまたは、ポストＣＰＬＪのメイ
ン・ルーチンでデータの変更が生じたときは、最上位ビ
ットに１をセットしておく。タイマー割込みルーチンで
は、まず、ステップ＃２０で現在データを送信中か否か
を送信状態ＴＭＯＤＥでチｘツクする。前のデータの送
信が終了すると、ステップ＃３２（第８−４図）で’Ｉ
”　Ｍ　ＯＤ　Ｅの内容は３になる。初期値はメイン・
ルーチンにより３にセットされている。送信中でない場
合は、ステップ＃２２〜＃２４で仮想共通ＲＡＭ（ＣＲ
ＡＭ）内の変化データを捜す。変化データがある場合は
ステップ＃２３でＹＥＳとなり、＃２４に進んでそのデ
ータのアドレス“Ｉ”とデータとを送信用のバッファＴ
ＤＡＴＡ（図示せず）にセットする。このとき、バッフ
ァＴＤＡＴＡに書き込む先頭データ（先頭ワード）の最
上位ビット（識別ビット）に“ｌ“をセットしておく。

次に、＃２５でＴＭＯＤＥを“ビにセットし、先頭デー
タを送信レジスタＳＲにセットし、＃２６で送信を開始
し、所定データを送りて処理を終了する。以後は送信割
込みにより処理される。また、＃２５で当該ＣＰＵの仮
想共通ＲＡＭ（ＣＲＡＭ）の各データの最上位ビットを
“０“にリセットしておく。

＃２７、＃２８は仮想共通ＲＡＭ（ＣＲＡＭ）のアドレ
スをアクセスするステップであり、アクセスするアドレ
スが１２８になるまで上述の動作を繰り返す。

第８−４図に送信割込みルーチンのフローチャートを示
す。送信割込みは、送信レジスタＳｌ（内のデータの転
送が終了すると発生ずる。送信割込みルーチンでは、ま
ず、ステップ＃３０でＴＭＯＤＥにより、どのデータの
送信が終了したかをチエツクする。ＴＭＯＤＥの内容が
“１″の場合、前のデータは先頭データであるため、次
にステップ＃３１で２番目のデータ（ワードデータ）を
送信レジスタにセットする。最後にステップ＃３２でＴ
ＭＯＤＥに“Ｉ”を加算しておく。２番目のデータの送
信が終了した場合にはＴＭＯＤＥの内容は“３”となる
。

第８−５図は受信割込みルーチンのフローチャートで、
当該ＣＰＵの受信レジスタ１１１１にデータの受信か完
了すると発生する。受信割込みルーチンでは、まず、ス
テップ＃４０で受信状ａＲＭ。

ＤＥにより、ｌフレームの受信が完了したかチエツクす
る。ＲＭＯＤＥには初期値はメイン・ルーチンにより“
ｌ”がセットされる。ＲＭ　ＯＤ　Ｅが“１“である場
合、＃４６で受信データ（ワードデータ）の最上位ビッ
ト（識別ビット）をチエツクし、先頭データであるかチ
エツクする。これによりフレームの同期が行われる。先
頭データである場合、受信データを受信バッフｙＲＤＡ
ＴＡにステップ＃４７で退避する。そして、ステップ＃
４ＢでＲＭＯＤＥを“２゛にする。一方、ＲＭＯＤＥの
内容が“２”の場合ステップ＃４１で受信データを受信
バッファに退避し、ステップ＃４２で先頭データから仮
想共通ＲＡＭ（ＯＲＡＭ）内のアドレスを取り出す。そ
して、ステップ＃４３で２番目のデータの下位７ビツト
を仮想共通ＲＡＭ（ＣＲＡＭ）の上記取り出されたアド
レスに更新データとして記憶する。このときステップ＃
４４で、下位７ビツトのうちの最上位ビットに“１“を
セットしておく。タイマー割込みルーチンでは、この“
１”を判断し、オプションＣＰＵへの送信を行う。最後
に、次のフレーム受信のためのＲＭＯＤＥに“ｌ”をセ
ットしておく。

次に、オプションＣＰＵの通信制御プログラムについて
説明する。基本的には、ホストＣＰＵの場合と同じであ
るが、送信データの探索および送信がＥｌの変化に同期
することと、受信データの送信を行わない点か異なる。

そのため、タイマー割込み処理は行わない。

第９−２図は、８１割込み処理ルーチンのフローチャー
トである。

まず、送信データの探索を行い、変化データがあれば、
先頭データ（先頭ワードデータ）の送信を開始する。こ
れはホストＣＰＵのタイマー割込み処理と同じである。

ただし、オプションｃＰＵでは変化データがない場合、
次のオプションｃＰＵにデータバス０−ＤＡＴＡの使用
権を譲るため、ステップ＃６８で入力端子Ｅｌの状態を
出力端子ＥＯに出力する。２番目のデータの送信もホス
トＣＰＵと同様に、送信割込みにより行われる。

第９−３図に、送信割込み処理ルーチンのフローチャー
トを示す。これも基本的にはホストＣＰＵからの送信割
込み処理と同じである。異なる点はステップ＃７３で２
番目のデータ（ワードデータ）の送信が終了した後にＥ
ｌをＥＯに出力することである。

第９−４図は受信割込みルーチンのフローチャー、トで
、この場合も更新した仮想共通ＲＡＭ（ＣＲＡＭ）のデ
ータに送信要求のためのビットを付加しない点だけホス
トＣＰＵの受信割込処理とは異なる。オプションＣＰＵ
では、送信データは、メイン・ルーチンで変更された場
合のみとなる。

象吸Δ肱里以上の説明からも明らかなように、本願発明は、所定ビ
ット長のワードデータを複数回送信することによって、
ｌフレームのデータを伝送するデータ伝送方式であって
、各ワードデータの特定ビットを１フレームの先頭ワー
ドであるか否かを示す識別ビットとし、各フレートの先
頭ワードデータの識別ビットに、先頭ワードであること
を示す識別データを付してデータを伝送するようにした
ため、データ受信側は、識別ビットを判別することによ
ってデータ長を認識することかでき、可変長のデータの
伝送が可能となり、データ伝送の効率が増す。

【図面の簡単な説明】

第１図はこの発明のデータ伝送方式を複写機に適用した
例を示す図、第２図と第３図はこの発明の一実施例を示
すブロック図、第４図はこの発明に用いられるＣＰＵの
内部の詳細を示すブロック図、第５図は第２図の実施例
の動作を示すタイムチャート、第６図と第７図は第２図
の実施例に用いられる信号の７４−−マットを示す図、
第８−１図ないし第８−５図、第９−１図ないし第９−
４図は第２図の実施例の動作を示すフローチャートであ
る。１０・・・ホストＣＰＵ、１１・・・マスタＣＰＵ、１
２〜Ｉ４・・・オプションＣＰＵ、２０・・・データバ
ス、Ｉｆ　−Ｄ　Ａ　Ｔ　Ａ−・・第１共通接続線、Ｏ
−Ｄ　Ａ　Ｔ　Ａ　・第２共通接続線。特許出願人　ミノルタカメラ株式会社代　理　人　弁理士　青白　葆　外１名第１図第３図第４図第５図どＬすプ均”ｔＰＵ九Ｘ第６図第７図第８−１図第８−２図第８−３区第８−４図　　　　　　第８−５区第９−４図

Claims

【特許請求の範囲】

（１）所定ビット長のワードデータを複数回送信するこ
とによって、１フレームのデータを伝送するデータ伝送
方式であって、各ワードデータの特定ビットを１フレー
ムの先頭ワードであるか否かを示す識別ビットとし、各
フレームの先頭ワードデータの識別ビットに、先頭ワー
ドであることを示す識別データを付してデータを伝送す
ることを特徴とするデータ伝送方式。