JPS60175168A - マルチｃｐｕシステムにおけるデ−タ伝送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、ホストＣＰＵと複数のオプションＣＰＵより
なるマルチＣＰＵシステムにおける、ＣＰＵ間のデータ
伝送制御装置に関するものである。

従来技術 たとえば複写機の動作制御を行なうために、マイクロコ
ンピュータを用いた、ホスト処理装置（以下ホストＣＰ
Ｕという。）を設けるとともに、給紙装置や複写倍率設
定装置、ペーパーサイズ選択装置その他の種々の装置毎
にマイクロコンピュータを用いたオプションＣＰＵを設
ける場合、ホストＣＰＵとオプションＣＰＵとのデータ
の交信を行なうために、古くから行なわれているものと
して、各オプションＣＰＵ別に専用の回線を設ける方法
や、共通バスに接続された各オプションＣＰＵにアドレ
スを割り当てて、アドレス指定によって所望のオプショ
ンＣＰＵとの間借を行なう方法が知られている。しかる
にこれらのデータ伝送方式においては、オプションＣＰ
Ｕを増設するために、前者は回線を別設しなければなら
ないし、また後者においては新たなアドレスに対する処
理のためのプログラムの変更などの手間を要するために
、ホストＣＰＵを利用したオプションＣＰＵの増設が困
難であるという欠点があった。

このような欠点に対し、ホストＣＩ’　Ｕと複数のオプ
ションＣＰＵとを、複数のオプションＣＰＵから共通の
接続線を介してホス）ＣＰＵにデータの伝送を行うよう
に関係付けると共に、各オプションＣＰＵ間は、データ
の伝送が終了したことを紐線で接続し、各オプションＣ
ＰＵがデータ伝送のために上記共通の接続線を順次使用
してい（ように構成することにより、オプションＣＰＵ
の増設に際してホス）　ＣＩ）　Ｕに対するデータ線の
増設やプログラムの変更等を必要としないマルチＣＰＵ
システムが考えられる。

しかしながらこのように、データ線の使用権を複数のオ
プションＣＩ）　０間で順送りしていく方式は、１つの
オプションＣＩ）　Ｕが・正常な出力を得られない状態
となったとき（たとえはＣＰＵの電源回路の異常、ＣＰ
Ｕそのものの異常等）、次段のオプションＣＰＵに使用
権を移す処理が行われず、そこでデータ伝送のサイクル
が中断されてしまうという不都介が考えられる。

目　的 本発明はこのような点に龜みてなされたもので、オプシ
ョンＣＰＵが正常な出力を得られない状態となったとき
、そのオプションＣＰＵの入力側と出力側とを短絡させ
てそのオプションＣＩ）　Ｕをデータ伝送のサイクルか
ら切り離すようｌこして、他のオプションＣｌ）　Ｕと
ホストＣＰＵのデータ伝送が妨げられないようにしたマ
ルチＣＰＵシステムにおけるデータ伝送制御装置を提供
することを目的とするものである。

実施例 以下本発明の実施例を図面に従って説明する。

第１図は本発明を適用した複写機の一例を示す図であっ
て、１は仮写機本体、２は給紙装置、３は原稿搬送装置
、４はソータである。

次に１０はホス）ＣＩ’Ｕ、Ｈは復写裁本体１の複写制
御用のマスクＣＩ）　Ｕ、１２は給紙制御用の第１オプ
ションＣＰＵ、１３は原稿搬送制御用の第２２″プショ
ンＣＰＵ、１４はソータ制御用の第３オプシヨンＣＩ）
　Ｕである。なおマスクＣｌ）　Ｕもオプションｃｐｕ
の１つである。

に連結される。

なお第３図において、１６Ａ、　１６Ｂは追加可能な送
受信可能型のオプションＣＰ　Ｕ、　１７．１８は表示
装置などの受信専用のオプションＣＰＵである。

である。ホストＣＰ　Ｕ　ＩＱ、オプションＣＰ０１１
〜１４　（第４図では１工で示す。）は制御部ＣＣとＲ
ＡＭＲＡおよび入出力部Ｉ１０の他にタイマーＴを通信
用の受信レジスタＲＲと送信レジスタＳＲを有する。タ
イマーＴは、一定の周期で制御部ＣＧに対してタイマー
割込みを発生する。また、受信レジスタＲＲは、非同期
通信が可能であ一す、データの受信が完了すると制御部
ＣＣに対して受信割込みを発生する。送信レジスタも同
様に非同期通信が可能であり、制御部によりセットされ
たデータの送信変化するレジスタＲＭＯＤＥと送信時の
状態変化に応じて内容が変化するレジスタＴＭＯＤＥと
を自する。両レジスタの動作は後述する。

１ｌ−ＤＡＴＡは、ホストＣＰＵ１ｏからオプシＥ１７
ＣＩ’ＵＩＩ〜１４にデータを伝送するための第１の共
通接続線で、°０−ＤＡＴＡは、逆にオプショ７ＣＰ　
ＵＩＩ〜１４からホストＣＰＵ１０にデータを伝送する
たデータ伝送を制御するための接続線の入力ポートと出
力ポートで、各入力ポートと出力ポートとを制御用接続
１ａ２１を介して縦続接続することによりすべてのＣＰ
Ｕ１０〜Ｊ４を環状に接続する。

さらに、各ＣＰＵには、同一情報を記憶する仮想共通Ｒ
ＡＭＣＲＡＭを有する。この仮想共通ＲＡＭＣＲＡＭに
、は、通信により伝送されるすべての情報が記憶されて
いる。これらの情報には、複写機の現在の状態や各ＣＰ
　Ｕ　ＩＱ〜１４の状態が含まれ、各ＣＰＵ１Ｏ〜１４
は、各々の仮想共通ＲＡＭＣＲＡＭを参照することによ
り、システム全体の情報を得ることが可能となっている
。この場合、各ＣＰＵの仮想共通ＲＡ　Ｍ　ＣＲＡ　Ｍ
の同じアドレスの情報は常に相互に一致していなければ
ならないが、これは、次の様にして行なわれる。

任意のＣＰＵにおいて、仮想共通ＲＡＭＣＲＡＭのデー
タの変更を行なった場合、第１共通接続線Ｈ−１）ＡＴ
Ａ又は０−ＤＡＴＡにより他のＣＰＵに対して、変更を
行なったデータの番地と変更後のデータを送信する。す
べてのＣＰＵは共通接続線Ｈ−ＤＡＴＡ又は０−ＤＡＴ
Ａにより、上記データを受信すると、各々の仮想共通Ｒ
ＡＭＣＲＡＭの対応する番地のデータを変更する。

この様に本発明の方法によれは、仮想共通ＲＡＭの大き
さに胸係なく、変更されたデータだけを送信するため、
データの平均伝送速度が速く、データ伝送に要するＣＰ
Ｕの処理時間も短くなる。また、従来ミニコンなどで行
なわれていた時分割アクセスによる共通ＲＡＭ方式に比
べ、各々のＣＰＵが、それぞれの仮想共通ＲＡＭＣＲＡ
Ｍを参照出来るため平均アクセス時間も短くなるという
特徴がある。

表１は、本実施例における仮想共通１（ＡＭＣＲＡＭに
記憶されるデータである。

データ内容としては、例えば複写状態信号の中には給紙
信号、排出信号、コピー命令信号、リターン信号、ウェ
イト信号等のコピープロセスの各状態が網羅されており
、複写モード信号の中にはペーパ・−サイズ、給紙口、
倍率等のデータが、トラブル内容信号の中にはジャムコ
ード、トラブルコード、操作パネル情報信号の中にはテ
ンキー人力情報、表示枚数情報等が盛り込まれている。

表　１ また、コピープロセスの各種信号としては、たとえは複
写機本体１内の各棟センサおよびＣＩ）　Ｕ内の制御タ
イマの状態に関して、所定のタイミングにおける情報等
が含まれている。

基本的には、これらの情報はすべてのＣＰＵの仮想共通
ＲＡＭＣＲＡＭに記憶されるが、各ＣＰＵにおいて、必
要な情報を選択的に記憶しておくことも可能である。こ
の場合、他のＣＩ）　Ｕで変更されたデータを受けたと
き、番地により、各ＣＩ）　Ｕの仮想共ｉｆｆＩＲＡＭ
ＣＲＡＭの更新は行なわない。

第５図は、ＣＰＵＩＩＩのデータ伝送のタイミング・チ
ャートである。

ホストＣＰＵＩＱからオプションＣＰ　０１１〜１４へ
の送信は接続線１゛１−ＤＡＴＡにより任意のタイミン
グで行なわれる。一方オプションＣＰ　Ｕ　１１〜１４
からホストＣＰ　Ｕ　１０への送信は、接続線（Ｊ　−
ＤＡＴＡを類数のオプションＣＰ　０１１〜１４で時分
割利用することにより行なわれる。時分割制御は各ＣＰ
Ｕの制御入力ボートＥＩと制御出力ボートＥＯに接続さ
れた制御用接続線２１により行なわれる。制御用接続線
２１は、Ｈ”と”Ｌ”の２レベルを有し、各オプション
ＣＰＵが送信可能となるのは、各オプショ７ＣＰＵの制
御入カポ−）Ｅｌが一方のレベルから他方の１７ベルに
変化したときとする。このときオプションＣＰＵから送
信すべきデータがあるときは第１共通接続線０−ＤＡＴ
ＡによりホストＣｌ’　Ｕ　ＩＱへの送信を行なう。そ
して送信が終了するか、また送信するデータがない場合
には第２共通接続線ｕ−ＤＡＴＡの使用権を次のオプシ
ョンＣ１）　Ｕに譲るために、当該オプションＣＰＵの
ポー）ＥＯのレベルを反転する。

上記動作を各オプションＣＩ’　Ｕが順次行なうことに
より改選効率で、第２共通接続線（Ｊ−ＤＡＴＡを利用
することかできる。

最後のオプションＣＩ）ＵのＥＯｌつまり、ホストＣＰ
　Ｕ　ＩＱのＥ　Ｉが一方のレベルから他方のレベルに
変化すると、ホストＣＰＵＩＱは第２共通接続０−ＤＡ
ＴＡの使用権が一巡したものとみなし、再びホストＣＰ
　Ｕ　ＩＱのＥＯを反転し、次の送信の伝送を許ム」す
る。

以上のシーケンスの間においても、ホストＣＰ０１０か
らオプションＣＰＵへの送信は常時灯なわれているる。

第６図は、実施例のデータ伝送に用いるデータの型式で
ある。

各ＣＰＵに内紙されている通信用のハードウェアは、１
ワード、８ビツトの非同期信号が行なえる様ｌζなって
いる。本実施例においてデータ型式は１フレームが１６
ビツトよりなるため、第６図に示す様に、１ワードの送
信２回で１フレームの送信か完了Ｔる。各フレームの先
細ビットはフレームの同期をとるために用いられ、１ワ
ード目の先頭ビットはＮ１＃、２ワード目の先細ビット
はθ″となっている。これにより、送信途中にエラーが
発生した場合でも次のフレームの同期をとることがｉＪ
ｔｗとなる。また、１フレームが３ワ一ド以上の場合で
も３ワード目以降の先細ビットをｗＯ”とすることによ
りフレームの同期をとることが可能となる。

第６図において、ｂＯ−ｂ６は、送られる仮想共通ＲＡ
Ｍのデータで、ｌワード７ビツトとなっている。ｂ８〜
ｂｘｉは、仮想共通ＲＡＭのアドレスを示し、１２８ワ
ードのデータまで扱うことが出来る。

次に各ＣＩ）　Ｕのプログラムをフローチャートを参照
しながら説明する。

第８−１　図ないし第８−５図はホストＣＰＵからの送
信を示すフローチャート、第９−１図ないし第９−４因
はオプションＣＰ’Ｕ　１１−１４の動作を示すフロー
チャートである。ここでは、本実施例に関係のある通信
制御の部分についてのみ説明する。

初めに、ホストＣＰＵ１０の通信制御プログラムについ
て説明する。ホストＣＰ　Ｕ　ＩＱの】１信制御プログ
ラムは４つの割込６処理ルーチンによりなる。

ＥＩｉＪ込み、タイマー割込み、送信刷込み、受信割込
みである。これらの割込み処理ルーチンは、メイン・ル
ーチン（第ｓ　−１図）とは独立に動作する。

第８・＝２因にＥ　、１割込みのフローチャートを示す
。ＥＩ割込みは該当ＣＩ）　ＵのＥｌホードのレベルの
立ち上がりか、立ち下りで発生する。ＥＩ割込みルーチ
ンでは、ボートＥＩのレベルが０”から１″に変化した
場合はポートＥＯを０″に、逆にＥＩが”　ｉ　”、ａ
＞ら０”に変化した場合にはボー）ＥＵを１”にする。

第８−３図はタイマー割込みルーチンを示し、このタイ
マー割込みルーチンは各ＣＩ’Ｕに内蔵されたタイマー
Ｔにより決定される一定の周期で起動さ４する。タイマ
ー変化データは仮想共通ＨＬ　Ａ　Ｍ内の各データの最
上位ビットにより判断される。オプションＣＰＵからの
受信データまたは、ホストＣＩ）　Ｕのメイン・ルーチ
ンでデータの２ｒ、Ｑが生じたときは、最上位ビットに
１をセットしておく。タイマー割込みルーチンでは、ま
ずステップ＃２０で規在データを送１■中かを送信状態
ＴＭＯＩ）Ｅでチェックする。前のデータの送信が終了
するとステップ＃３２（第８−４１図）でＴＭＯＤＥの
内容は３になる。初期値はメイン・ルーチンにより３に
セットされている。送信中でない場合はステップ＃２２
〜＃２４で仮想共通ＲＡＭＣＲＡＭ内の変化データを捜
丁。変化データかある場合ステップ＃２３でＹ　Ｉｉ　
Ｓとなり、＃２４に進んでそのデータのアドレス■とデ
ータとを送信用のバッファＴＤＡＴＡ（図示せず）にセ
ットする。このときバッファＴＤＡＴＡに書き込む先頭
データの最上位ビットに１”をセットしておく。次に＃
２５でＴＭＯＤＥを１にセットし、先頭データを送信レ
ジスタｓ　ｉｔにセットし、＃２６で送信を開始し所定
データを送って送信を終了する。以後は送信割込みによ
り処理される。また、＃２５で当該ＣＩ）　Ｕの仮想共
通ＲＡＭＣＲＡＭの各データの最」三位ビットを０にリ
セットしておく。

＃２７．＃２８は仮想共通ＲＡＭＣＲＡＭのアドレスを
アクセスするステップでありアクセスするアドレスが１
２８になるまで上述の動作をくり返す。

第８−４図に送信割込みルーチンのフローチャートを示
す。送信割込みは、送信レジスタＳＲ内のデータの転送
が終了すると発生する。送１ｄ割込みルーチンでは、ま
ず、ステップ＃３０でＴＭＯＤＥにより、どのデータの
送信が終了したかをチェックする。ＩＭＯＤＥの内容が
１の場合、前のデータは先頭データであるため、欠にス
テップ＃３１で２４目のデータを送信レジスタにセット
する。最後にステップ＃３πＴＭＯＤＥに１を加算して
おく。２番目のデータの送信が終了した場合にはＴＭＯ
ＤＥの内容は３となる。

第８−５図は受信割込みルーチンのフローチャートで当
該Ｃｌ）　Ｕの受信レジスタ１（Ｒにデータの受信が完
了すると発生する。受信割込みルーチンでは、まず、ス
テップ＃４０で受信状態ＲＭＯＤＥにより、■フレーム
の受信が完了したかチェックする。ＲＭＯＤＥには初期
値はメイン・ルーチンにより１が一セットされる。ＲＭ
ＯＤＦ６≦１である場合、＃４６で受信データの最上位
ビットをチェックし、先頭データであるかチェックする
。これによりフレームそしてステップ＃４８でＲＭ　０
１）　Ｅを２にする。−万、ＲＭＯＤＥの内容が２の場
合ステップ＃４１で受信データを受信バッファに退避し
、ステップ＃４２で先頭データから仮想共通ＲＡ　Ｍ　
ＣＲＡ　Ｍ内のアドレスを取り出す、そしてステップ＃
４３で２Ｍ目のデータの下位７ビツトを仮想共通ＲＡＭ
ＣＲＡＭの上記取り出されたアートレスに更新データと
して記憶する。

このときステップ＃４４で、下位７ビツトのうちの最上
位ビットに　（以下余白） ”１″をセットしておく。タイマー割込みルーチンでは
、この１”を判断し、オプションＣＰＵへの送信を行な
う。最後に、次のフレーム受信のためのＲＭ　ＯＤ　Ｅ
に１をセットしておく。

次にオプションＣＰＵの通信制御プログラムについて説
明する。基本的には、ホストＣＰ　Ｕの場合と同じであ
るが、送信データの探索および送イｔがＥＩの変化に同
期することと、受信データの送信を行なわない点が異な
る。そのため、タイマー割込み処理は行なわない。

第９−２図は、ｌｉ　Ｉ割込み処理ルーチンのフローチ
ャートである。

まず、送信データの探索を行ない、変化データがあれば
、先頭データの送信を開始する。これはホストＣＩ）　
Ｕのタイマー割込み処理と同じである。

ただし、オプションＣＰＵでは変化データがない場合、
次のオプションＣＰＵにデータバス（Ｊ−ＤＡＴＡの使
用権を譲るため、ステップ＃６８で入力端子ＥＩの状態
を出力端子ＥＯに出力する。２番目のデータの送信もホ
ストＣＩ）、Ｕと同様に、送信割込みにより行なわれる
。

第９−３図に、送信割込み処理ルーチンのフローチャー
トを示す。これも基本的にはポストｃＰＵからの送信割
込み処理と同じである。異なる点はステップ＃７３で２
番目のデータの送信が終了した後にＥＩをＥＯに出力す
ることである。

第９−４図は受信割込みルーチＺのフローチャートで、
この場合も更新した仮想共通ＲＡ　Ｍ　ＣｌｔＡＭのデ
ータに送信要求のためのビットを付加しない点だけホス
）　ＣＩ）　Ｕの受信割込処理とは異なる。

オプションＣＰＵでは、送信データは、メイン・ルーチ
ンで変更された場合のみとなる。

以上説明したマルチＣＰＵシステムにおいては、ホスト
Ｃ１）　ＵとオプションＣＰＵとを環状接続し、ホスト
ＣＰＵからオプションＣＰＵへのデータ転送は任怠に、
オプションＣＰＵからホストＣＰＵへのデータ転送は、
先行するオプションＣＰＵでの処理の終了を待って順次
パスラインの使用権を先送りしていくようになっている
ので、たとえばオプションＣＩ）　Ｕの１つが不作動あ
るいは動作不良となったとき、複数のＣＰＵによるデー
タ伝送サイクルが中め「され、他のＣＰＵとの通信も中
断されてしまうといった不都合が生じ得る。

このため本発明においては、第１０図に示すように、各
オプションＣＩ）　Ｕに対して、その電源回路やＣＩ）
　Ｕ動作の異常を検出する回路を設け、異常発生時には
そのＣＰＵをシステムから切す離し、自動的に次段のオ
プションＣＰＵに０−ＤＡＴＡラインの使用権を移すこ
とかできるようにした。

即ち、電源回路の異常検出は、電源ライン（＃１）。

（１２）間に接続されたリレー（ｋＬ　）で行い、電源
（ＤＣ）がＯＦ　Ｆするとリレー接点（ＲＬ−１）が図
とは逆の方向へ切換り（ＣＰＵｎ）の入力ポート（Ｅｌ
）への入力レベルを直接次段のオプションＣＰ　Ｕ（Ｃ
Ｐｔｙｒｉ＋ｉ）へ出力する。

（ＣＰＵｎ）のＪ’ｊ％Ｗは、いわゆるウォッチ・ドッ
ク・タイマと呼ばれる手法によって検出する。この手法
は、ＣＰＵ内で一定周期のタイマ割込み処理を実行し、
ＣＰＵの動作中一定周期のパルス信号（Ｐｌを出力ホー
１−　（ＥＰ）、から出力し、それをトランジスタ側の
ベースに接続することによりトランジスタ側に一定周期
のスイッチング動作を行わせ、電源ライン＜ｅｌ＞、　
＜ａ２）間に接続された抵抗（ｋ）、コンデンサ（Ｃ１
のＲＣタイマを一定周期でリセットするようにしたもの
であり、ＣＩ）　Ｕが正濱に動作している間は、これに
よってコンデンサ（Ｃ）の電圧はゲート（Ｇｌ）のしき
い値を越えない。このときのケート（Ｇ１）出力はＳＳ
　Ｌ’（ＬＯｗ）　／／レベルであり、オアゲート（Ｇ
６）を介してゲー）　（Ｇ２）出力が月−１（Ｈｉｇｈ
）　／’レベルとなり、アントゲ−１−（Ｇａ）を開い
て出力ホ−ｌ−（Ｅりの出力を、オアゲート（Ｇ５）を
介して次段の（ＣＰＵｎ＋ｘ）へ送るようになっている
。

（ＣＰＵｎ）に異常が生じると、コンデンサｆｃｌの電
圧がゲート（ＧＯのしきい値を越え、ゲー）（ＧＪ）の
出力が’Ａ　１．Ｉ　ＩＩレベルとなり、ゲー）　（Ｇ
２）出力が′Ａ１−“となってアンドゲート（Ｇ３）を
閉じると共に、オアゲー）　（Ｇｏを介してアントゲ−
）（Ｇ４）を開き、入カポ−）（Ｅｌ）への入力信号レ
ベルをそのまま、オアゲー１−．（Ｇｓ）を介して次段
（７１＞　（ＣＰＵｎ＋ｘ　）へ送る。

さらに、（ＣＰ　Ｕ　ｎ　）に伝送すべきデータがない
場合、フローチャートには不さないか、出力ポート（Ｅ
　Ｔ）から“■４／／信号を出力するようにすれは、オ
アゲー）（Ｇｇ）が」二連した（ＣＰＵｎ）異常時と同
等な信号状態となり、形の上で（ＣＰＵｎ）がデータ伝
送システムから切離され、時間的な効率を高めることも
可能である。

なお、第１０図の実施例回路において、電源回路の！′
４常検比検出レー（ＲＬ　）を用いたものを示したが、
これは電源ＯＦＦ時に、たとえはオアゲート（Ｇ６）に
（ｔ　ｌ−Ｉ　ＩＩレベルの信号を与えるような検出回
路を設けてもよい。

効果 以上説明したように本発明は、ホス）　ＣＩ）　［Ｊと
ａ数のオプションＣＰＵとを、仮数のオプションＣＰＵ
から共通の接続線を介してホストＣＰ　Ｕにデータの伝
送を行うように跣係付けると共に、各オフ２３２６１３
０間は、データのｆム送が終了したことを次段のオプシ
ョンＣｌ）　Ｕに伝えるために、それぞれの出力ポート
と次段の入力ポートとを接続線で接続し、各オプション
ＣＰＵがデータ伝送のために上記共通の接続線を順次使
用していくようになさ・れたマルチＣｌ）　Ｕシステム
において、各オプションＣＩゝＵが正常な出力を得られ
ない状態となったときにこれを検出する異常検出手段と
、各オプションＣＩ）　０間に接続されている接続線を
、各オプションＣＩ）　Ｕの入力側と出力側と！短絡さ
せる短絡回路と、該短絡回路を上記異常検出手段の出力
に応じ゛Ｃ開閉するゲート手段とを備えたデータ伝送制
御装置であるから、オプションＣＩ）　Ｕの増設が容易
であり、データ転送の高速化が達成されると共に、１つ
のオプションＣＩ）　Ｕに異常が生じた場しての機能を
損うことがないという利点を有゛するものである。

【図面の簡単な説明】

ｆＪＳｉ図はこの発明のデータ伝送方式を複写機に適用
した例を示す図、第２図と第３図はこの発明の一実施例
を示すブロック図、第４図はこの発明に用いられるＣＰ
Ｕの内部の詳細を示すブロック図、第５図は第２凶の実
施例の動作を示すタイムチャート、第６図と第７図は第
２図の実施例に用いられる信号のフォーマットを示す図
、第８４ｉ！１Ｉ−１図ないし第８−５図、第９−１図
ないし第９−４図は第２図の実施例の動作を下すフロー
チャート、第１０図は各オプションＣＩ’　Ｕ周辺の回
路図である。 １０・・・ホストｃｔ）ｕ、’１１・・・マスクＣＩ’
Ｕ、１２〜１４・・・オプションＣＩＪＵ、２０・・・
データバス、ｋＬ・・・リレー、（・・・トランジスタ
、Ｃ・・・コンデンサ、Ｇｌ、　Ｇ２・・ゲート、Ｕ３
．　Ｇ４・・・アシドゲート、Ｇ５．　Ｇ６・・・オア
ゲート、）ｉ−ＤＡＴＡ・・・第１共畑接続巌、Ｌ）−
１ＪＡ’ｒＡ・・・第２共逍接秘紛。 出醐人　ミノルタカメラ休式会社 第３図 第５図 Ｉ オアカンＣｒｕ？Ｌ ｌ 第６図 第７図 二＝コロ −□−−刊 第３−１図　第δ−２図 −７ｒ［ス ８　井２０ １−Ｑ　井２１ （ｈ７−ｔ’ｖ）　＃、、２ データ　４Ｆ２３ アトしス　−゛１″　Ｎ０ ζタート・ビづト　拌２７ 井２４　−Ｎ１２８　１−　”’ （２１＃２８ フト　、　＝−Ｎ。 第ｑ−を図　第’７−Ｚ図

Claims (1)

1. 【特許請求の範囲】 １、　ホストＣＰＵと複数のオプションＣＰＵとを、複
   数のオプションＣＰＵから共通の接続線を介してホス）
   ＣＰＵにデータの伝送を行うように関係付けると共に、
   各オプションＣＰＵ間は、データの伝送が終了したこと
   を次段のオプションＣＰＵに伝えるために、それぞれの
   出力ボートと次段の入力ポートとを接続線で接続し、各
   オプションＣＰＵがデータ伝送のために上記共通の接続
   線を順次使用していくようになされたマルチＣＩ）　Ｕ
   システムにおいて、 各オプションＣＰＵが正常な出力を得られない状態とな
   ったときにこれを検出する異富、検、出１手段と、各オ
   プションＣＰＵ間に接続されている接続線を、各オプシ
   ョンＣＰＵの入力側と出力側とで短絡させる短絡回路と
   、 該短絡回路を上記異常検出手段の出力に応じて開閉する
   ゲート手段 とを備えたことを特徴とするデータ伝送制御装置。