JPS60500195A - デイジタル通信リンクに円滑に割込む方法と装置 - Google Patents

Abstract

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Description

【発明の詳細な説明】 ディジタル通信リンクに円滑に割込む方法と装置技術分野 本発明はディジタル通信システム、特に優先方式で通信リンクに対してプリエン ブト方式のアクセスを許す通信リンクコントローラに関する。

発明の背景 半導体技術り発展によって問題解決のだめにコンピュータに依存することは１す まず多くなって来ている。特にマイクロプロセッサのような小形で安価なコンピ ュータの普及の結果として、多数のコンピュータとコンピュータの端末がコンピ ュータ通信ネットワークによって相互接続されることか、ますます重要になって 来ている。

この問題を実現するひとつの手法は種々のコンピュータ装置をデータ送１言機お よびデータ受は機を経由して単一のハスに接続する方法である。この方法による ひとつのシステム’＋’１１９７７年１２月１３日のＲ，Ｗ、メトキャルフの米 国特許４，０６３，２２０に示されている。このシステムではひとつの送信機は 一時にはひとつのデータを送信することが許され、送信されるデータの一部てよ って宛先の受信機のアドレスが規定される。相互接続されたコンピュータが大量 データの転送や信号伝送のような多様な憬能を頻々実行する。第２のコンピュー タが大量データの転送を完了する寸で、比較的短い期間の信号メツセージに使用 される第１のコンピュータに対してハスアクセスを禁止することは望ましくない 。従って、優先方式このようなコンピュータネットワークのデータリンクを通し ての通信を支配するプロトコルすなわち規定の集合が適用されて、信頼性を確保 するのが普通である。例えば、データは可変長のフレームを形成して予め定めら れたフィールドを持って伝送され、特別のキャラクタと誤り検査のアルゴリズム が規定される。このようなプロトコルは典型的にはリンクコン、トローラによっ て実現される。誤り検査を実行するだめに、フレーム検査シーケンスが誘導され 、送信側のリンクコントローラによって、各フレームの一部として送信される。

次に受信リンクコントローラ：：　次ｊで受信されたフレーム検査シーケンスが 受けされたフレームの残りの部分と矛盾していないかを判定し、必要に応じて誤 り信号を発生する。しかし、周知のリンクコントローラは連続したビットのシー ケンスかう成るフレームについてしかフレーム検査シーケンスを発生することが できない。このようなリンクコントローラでは、例えば長いフレームの中間でプ リエンブトが生ずれば、リンクに対するアクセスが再び行なわれたときに、全フ レームを再送しなければならない。従って、当業者にはデータの再送を必要とす ることなく優先方式で通信リンクに対してプリエンブト的にアクセスする問題が 認識されている。

発明の概要 本発明の原理に従えば、プリエンブトされたフレームが、プリエンブトしたフレ ームの伝送のあとで、その中断された点から継続できるようなディジタル通信リ ンクをプリエンブトするための方法と装置によって上述した間層が解決され、技 術的な進歩が達成される。

本発明のひとつの特徴に従えば、第１のリンクコントローラは多数のユーザ装置 を通信のために通信媒体ｉ／ｉ：選択的に結合する結合装置を含んでいる。結合 装置は全体として結合装置の現在のステータスを規定するステータス変数の第１ の集合に関連している。第２のユーザ装置が通信のために通信媒体に結合されて いる間に選択装置が第１のユーザ装置を選択したときには、第１のリンクコント ローラは第２のユーザ装置からの通信：て割り込んで、筒１のユーザ装置を通信 媒体に接続して通はする。

さらに、ステータス変数の第１の集合の値も保存される。

第１のユーザ装置が通信を完了したときに、ステータス変数の第１の集合の保存 された１直を使用して、結合装置をそれが中断の時点で持っていたステータスに 戻し、とれによって第２のユーザ装置はその点から通信を再開することかできる 。

本発明の第２の特徴に従えば、第２のリンクコントローラは通信媒体からの通信 を受信する受信機を含んでいる。受信機は全体として受１言機の現在のステータ スを規定するステータス変数の関連する第２の集合を持っている。通信媒体から プリエンブト動作開始信号か支店されたときに、ステータス変数の第２の集合の 値か保存される。次に通信媒体からプリエンブト終了信号−が受信されたときに 、受信機はステータス変数の第２の集会の保存された値によって規定されるステ ータスに戻される。ブリエ゛ンプトされたフレームの受信はそのあとでその割込 みの点から再開される。

図面の簡単な説明 本発明Ｏより完全なる理解は図面を参照してり、下の説明を考察することによっ て得られるものである。

第１図は本発明に従う通信システムのブロック図：第２図は第１図のシステムで 使用されるフレームフォーマットの図； 第３図：ま第１図のシステムにおけるフレームの円滑なプリエンブト動作を図示 する図； 第４図および第５図は第６図に従って配置され第１図のシステムに含まれた第１ のリンクコントローラの詳細を示す図； 第７図２よび第８図は第９図に従って配置され第】図のシステムに含まれる第２ のリンクコントローラの詳威を示す図： 第１０図および第１１図は第４図および第５図Ｏリンクコントローラに含まれる レジスタと第７図および第８図のリンクコントローラに含まれるレジスタのビッ ト割当表： 第１２図は第４図および第５図のリンクコントローラに含まれる回路に関連する 状態図； 第１３図は第７図および第８図のリンクコントローラに含まれる回路ＩＣ関集す る状態図： 第】４図は第４図および第５図のリンクコントローラと第７図お・よび第８図の リンクコントローラに使用される受（前状態フィールドのエンコーチインクを示 す表：第１５図および第１６図は概１７図に従って配置され第４図および第５図 のリンクコントローラで使用されるフレーム検査シーケンスシフトレジスタの詳 細図；第１８図および第１９図は第２０図に従って配置され、第７図および第８ 図のリンクコントローラで使用されるフレーム検査シーケンスシフトレジスタの 詳細図である。

全体的説明 第１図は本発明に従う通信システムのブロック図であり、ここでは第１の複数１ ′固のユーザ装置、例えば１０．１１と第２の複数個のユーザ装置、例えば１０ ′、１１′とが１対のリンクコントローラ１０００および２０００を経由して通 信媒体を通して通信する。ユーザ装置１０．１１．１０’、１１’はテレターミ ナル、プリンタ、警報装置あるい：・まコンピュータのような多様な装置の内の いずれでもよい。第１図において、通信媒体は１対の檗方同性のデータリンク５ １および５２によって表わされており、クロック発生器５４はクロック線５３を 経由してリンクコントローラ１０００および２０００に対してクロック信号を与 える。通信媒体の詳細は本発明に１・ま関係なく、データリンク５１および５２ は例えば同軸ケーフルあるいは電話線を用いて実現してもよく、心安なドライバ 、受信機、変調器／復調器および交換機を含んでいても良い。

データは第２図に示した予め定められたフレーム形式に従って可変長のフレーム を形成してデータリンク５１あるいは５２を通じて伝送される。フレームの開始 は８ビツトのフラグキャラクタ０１１１１　】−］、　０で印が付けられる。フ ラグキャラクタの後に続くのは８ビツトのアドレスフィールドである。この実施 例においては、通信は予め定められたユーザ装置の対の間でだけ行なわれる。

例えば装置１０は装置１０′と通信し、装置１１は装置１１′と通信する。従っ て、信号源と宛先の両方を規定。

するのにフレーム中ではひとつＤアドレスだけがあればよい。しかし、より一般 的には、アドレスフィールドには別々の信号源と宛先のアドレスを含むことがで き、より多数のユーザ装置を規定するために必要であれば、追加のビットを含む ようにしても良い。アドレスフィールドに続いて通信されるべきデータを含む可 変長のデータフィールドが続く。本実施例においては、データフィールドには少 くとも８ビツトを含む必要があり、これは予め定められた制御フィールドと情報 フィールドを含むことができるが、その詳細はここでは関係ない。データフィー ルドに続くのは誤り検査に使用される１６ビツトのフレーム検査シーケンス（Ｆ ｅ３）のフィールドである。

フレームの終りはフラグキャラクタ０１１１　］、　１１０である。データフィ ールドは可変長であるから、アドレスフィールドの位置は各フレームの開始フラ グに関して規定され、ＦＣＳフィールドの位置は終了フラグに関して規定される 。連続したフレームを分難するには単一のフラグキャラクタしか必要ない。単一 のフラグキャラクタで第１のフレームの終りを示し、第２のフレームの始めを示 すと・とができる。データの透過ヰを実現する周知の方伝に従えば、０１１１１ １１０のキャラクタか開始フラグと終了フラグの間に生じないようにすることを 保証するために、この真に生じた５個の連続した１″ごとにダミーの°°０″が 挿入される。従って受信されたフレームでは５１固の連続した“１″に続く“′ ０“を門ＩＪ除することが必要である。

本例の周知の誤シ検査法に従えば、ＦＣＳフィールドに挿入される１６ビツトの シーケンスは次の二つのモジュロ２の和Ｄ′１′′の補数である。（ａ）　ｋを 開始フラグの最後のビットとＦｅ２の最初のビットを含まないそれにはさ１れる ダミーのビットを除くフレーム中のピントの数とし、Ｘ　ｋ（ＸＩ５＋Ｘ”＋Ｘ ”十・・＋ｘ２＋ｘ＋ｉ）を生成多項式ＸＩ６＋Ｘ１２＋Ｘ５＋１　で除算（モ ジュロ２）した剰余。（ｂ）開始フラグの最後のビットとＦｅ２の最初のビット を含まないそれにはさまれるダミーのヒツトを除くフレームの内容にＸＩ６を乗 じ生成多項式Ｘ”　＋Ｘ１２＋Ｘ５＋１で除算（モジュロ２）した剰余。

リンクコントローラ１０００と２Ｑ００の機能はユーザ装置１０，１１．１０′ および１，１′からデータを受信し、このデータをデータリンク５゛１および５ ２で送信される予め定められた第２図のフレーム形式の中に誘導されたＦＣＳフ ィールドと共に挿入するととである。さらに、リンクコントローラ１０００と′ ２：Ｔ］、００はデータリンク５．１および５２からフレームを受［言し、受信 されたＦＣＳフィールドが正しいかどうかを判定し、データフィールドを抽出し てユーザ装置１″０．１１．１０′および１１′に送信する。リンクコン手１０ −ラ１ｏｏｏおよび２０ＧＯはまだ与えられたユーザ装置、にょって、リンク５ １あるいは５２を通して行な、われでいる他のユーザ装置からの伝送をプリエン ブトさ−ｈ−７’ｔｃ　’Ａ　置が全フレームを再送しなくてよいように円滑に プリエンブトすることができる。例えば、ユーザ装置１１０−が「リンク：５１ を通してユーザ装置１０′に対して長いフレームを送信していたと仮定しよう。

開始フラグ、アドレスフィールドおよび少くとも８ヒツトのデータフィール１ド が送信されたあとて、□リンクコントローラ１００（１’はユーザ装置１１から のデータの受信を開始し、これ４に応動して、記憶された情報に従ってユーザ装 置１１がユーザ装置１ｏより高い優先順を持つことを判定する。リンクコントロ ーラ１０００はデータリンク５１に結合されるべきユーザ装置としてユーザ装置 １０でなく、ユーザ装置１１を選択する。リンクコントローラ１０００は次に全 体としてリンクコントローラ１０００の現在のステータスを規定するステータス ＝ａの第１の集合の値を保存し、プリエンブトキャラクタ１１１１１１１０を送 信し、次にユーザ装置ｊＱ１１７ｉ・らのデータを含む完全なフレームを送る。

プリエンブトしたフレームの終了フラグが送出されたあとで、リンクコントロー ラ１０００をプリエンブトされたフレームが中断された点に戻すためにステータ ス変数の第１の集合の保存された値が使用され、ユーザ装置１０からのプリニレ ブトされたフレームの残りが送信される。

ユーザ装置１０からのプリエンブトされたフレームのＦＣＳフィールドは、プリ エンブトされたフレームのあとで送信された部分からだけでなく、全本のフレー ムから誘導される。

プリエンブトキャラクタを検出すると、リンクコントローラ２０００は全体とし てリンクコントローラ２０００の現在のステータスを規定するステータス変数の 第２の集合Ｖ＜直を保存する。リンクコントローラ２０００は次にプリエンブト されたフレームを受１言し、ＦＣＳフィールドが正しいことを１」定し、データ フィールドをユーザ装置１１′に転送する。プリエンブトしたフレームの終了フ ラグが演出されると、リンクコントローラ２０００をプリエンブトキャラクタが 検出されたときのステータスに戻すために、ステータス変数の第２の集合の保存 された直が使用され、次にプリエンブトされたフレームが受１言される。次にリ ンクコントローラ２０００はＦＣＳフィールドがプリエンブトされたフレーム全 体から正しく誘導できるかを判定する。第３図では単一のブリエンプションしか あ示していないが、多重ブリエンプション、すなわち、ブリエンプションの中で のブリエンプションもまた可能である。

リンクコントローラ１０００ばまだアホートキャラクタ１１１１１１１１を送信 することによって、リンク５１へのフレームの送信を停止することができる。し かし、この場合には、ステータス変数は保存されず、中断されたフレームは完全 に再送しなければならない。フレームの伝送の間に、リンクコントローラ１０Ｃ Ｏは連続して送信された論理“°１“°の数の計数を行なう。もし例えば、リン ク５１上で３１固Ｏ遅読した論理”　１　”の嵌送のあとで、リンクコントロー ラによってブリエンプションが必要であることが判定されれば、これは４個の追 加の論理“°１”′を送り、次に論理“０′′を送ってプリエンブトキャラクタ ］、　ｌ　］　］　］、　１１０を完成する。次に、プリエンブトされたフレー ムが送出されたあとで、リンクコントローラ１０００は３個の連続した論理”　 ］　”を送出することによって、プリエンブトされたフレームの伝送を再開する 。

機能の説明 第６図に従って配Ｒされる第４図および第５図に詳細に図示されたリンクコント ローラ１０００は、それぞれユーザ装置１０および１１に接続されたフォーマツ ダインタフェース１０１０および１０１１のようなり数個のフォーマツダインタ フェース、例えばモトローラ６８０９のようなプロセッサ１００１、それに関連 したクロック１００２とプロセッサインタフェース１２００を含むフォーマツタ １１００、データリンク５１に接続された送信６ｉ　１３００およびデータリン ク５２に接続された受信［１４００を含む。第９図に従って配置される第７図お よび第８図に詳細に示したリンクコントローラ２０００はそれぞれユーザ装置１ ０′および１１′に接続されたフォーマツダインタフェース２０１０および２０ １１のような複数１固のフォーマツダインタフェース、プロセッサ２００１とそ れにＸ＝したクロック２００２、プロセッサ２２００を含むフィーフッタ２１０ ０送濡億２３００および受［言ｍ＋ｚ＋ｏｏを含み、リンクコントローラ１００ ０と本質的に同一である。リンクコントローラ１０００と２０００の対応する部 分の数字は１０００たけ異っている。例えば送信ｆｆ１１３００と送信Ｔｍ　２ ３００は本質的に同一である。

プロセッサ１００１はプロセッサインタフェース１２００のコマンドレジスタ１ ２２０に種々の予め定められたヒツトを書くことによって送信＠１３００と受信 １１４ｏｏの動作を制御する。レジスタ１２２０のヒツト割当は第１０図に図示 されている。プロセッサ１００１はレポートレジスタ１２３０中の予め定められ たヒツトを読むことによって、送信’ｊ’：ｊ　１３００の中のあるＷｖ事象あ るいはステータスの発生について４ｔｉ　ル。レジアタ１２３０のビット割当て ついては第］１１≧１に示しである。

プロセッサ１００１とプロセッサ１０６１の、ｆ、ｊ餡１下にあるフォーマツダ インタフェース１０１０および１０１１は、送信データレジスタ１２４０ｊ；Ｃ ８ビットバイトの情報を書くことによって、リンク５１に送出されるべきデータ を送信機１３００に与える。さらに、データリンク５２から受［言Ｍ１４００に よって受けされたデータは受ｆ言データレジスタ１２５０を九子山して８ビツト のバイトとしてプロセッサ１００１．りるいはフォーマツタインタフェース１０ １０および１０１１に運ばれる。

送信域１３００の内部における動作は送（ａ制御回路１３０１によって割病ｊさ れる。回１Ｎ　１３０１はプログラマブル論理アレイあるいはプ′ロセツサとし て実現できるコントローラ（図示せず）を竹オリに含んでいる。送信制御回路１ ３０１の状態図は第１２図に示されている。送信制御回路１３０１は制征１ハス １３０２を経由して８ヒツトの送信シフトレジスタ１３０５と］６ビツトのＦＣ Ｓシフトレジスタ１３０６の付勢とシフトを別霜］する。マルチフ０レクサ１３ ０７も捷たＱ＋御ハス１３０２を経由して送信制御回路１３０１によって制御さ れるが、送信シフトレジスタ１３０５、あるいｊｉ　Ｆ　ＣＳシフトレジスタ１ ３０６、あるいは予め足められた論理“′１パあるいは°０“のヒツトを選択し てデータリンク５１に送信する。

例ｔに、マルチプレクサ１３０１がまず論理“′０”ビットを選択し、次に連続 して論理“１′′ビツトを送信し、最後に論理”　ｏ　”ヒツトを選択してリン ク５１に送信することによって、送信ｍｌｉ　＆１回路１３０１はリンク５１に フラグキャラクタ０　］、　］　１１　］、　］　０を送信するととがてきる。

アドレスフィールドとデータフィールドを形成する情報は８ヒツトのハイドの形 態で送信データレジスタ１２４０から並列に送信シフトレジスタ１３０５に運ば れ、次に導体１３５１とマルチプレクサ１３０７を経由して直列にデータリンク ５１にシフトされる。送信シフトレジスタ１３０５から導体１３５１に送信され たビットは１だＦＣＳシフトレジスタ１３０６に入り、これは直列に動作して上 述した１６ビツトのＦＣＳフィールドを発生する。ＦＣＳシフトレジスタ１３０ ６の動作、ま、狂言の与えられた時点でこれがそのときまでに送信シフトレジス タによって送信されたフレームのすべてのビットから誘導されたＦＣＳフィール ドを含むようになっている。ＦＣＳシフトレジスタ１３０６については詳しく後 述する。送信制御回路１３０１によって、データフィールドの展装のバイトがリ ンク５１に送出されたと判定されたときには、これはＦＣＳシフトレジスタ１３ ０６によって、導体１３５２七マルチプレクサ１３０７を経由してＦＣＳフィー ルドを送信する。送信制御回路１３０１はレポートバス１３０３を経由して、マ ルチプレクサ１３０７によって送信されたビットを監視し、送信された連続した 論理°°１′の数Ｎ２を規定する内部ステータス変数を保つ。５個の連続した論 理”　］　”が送出されたときにはいつでも、回路１３０１ばマルチプレクサ１ ３０７によってダミーの論理”　ｏ　”のビットの送信を実行する。Ｎ２を規定 するこの内部ステータス変数はまだ上述したプリエンブトキャラクタ］　］　］ 　］　］、　］　］　０の送信ても使用される。プリエンブト、アポートおよび フラグキャラクタは送信シフトレジスタ１３０５あるいはＦＣＳシフトレジスタ １３０６から送信されたビットでなく送信制御回路１３０１０制御下にマルチプ レクサ１３０７によって送［言されるから、これらのキャラクタについてはダミ ーの論理“０″のビットは挿入されない。

送信シフトレジスタ１３０５およびＦＣＳシフトレジスタ１３０６のシフト動作 はマルチプレクサ１３０７がダミーの論理“０”のビットを送信するときにｊビ ット分の時間だけ消勢される。送信制御回路１３０１は寸だ任意の与えられた時 点において、それ捷でにシフトされて出力された送信シフトレジスタ１３０５に 記１意されていたビットの数Ｎ１を規定する第２の内部ステータス変数を保持す る。送信制御回に１３’０１によってブリエンプションを行なうことが決定され たときに１・ま、これは上記二つのステータス変数の値を状態レジスタ１３０４ に記憶する。送信データレジスタ１２４０、状態レジスタ１３０４、送信シフト レジスタ１３Ｑ５およびＦｅ３シ・ブトレジスタ１３０６の内容は全体としてこ こではステータス変数の第１の集合と呼ばれるが、このとき例えばフェアチャイ ルド４７０６Ｂのようなスタックメモリー１３２０に保存される。メモリー１３ ２０の谷位置は４ヒツト幅を持っているから、スタック制御回ｔｄｌ　３２２の 制御下にステータス変数の第１の集合を形成するバイトはマルチプレクサ／デマ ルチプレクサ１３２１を通してメモリー１３２０の予め定められた位置に保存さ れる。

送信制御回路１３０１によって、プリエンブトしたフレームの送信が完了したと 判定されると、これはステータス変数の保存された値をスタックメモリー１３２ ０から送信シフトレジスタ１２４０、状態レジスタ１３０４、送信シフトレジス タ１３０５およびＦＣＳシフトレジスタ１３０６の適切なビット位置に送ってそ こに記憶し、プリエンブトされたフレームの送信はそのｈｌ」込みの時〜から再 開される。送信’１ｉ１１　＃回路１３０１はプリエンブトの時点においてマル チプレクサ１３０７によって送信された連続的論理“′］°°のビットのｉ　Ｎ 　２を規定するステータス変数の保存された値を使用して、マルチプレクサ１３ ０７によってＮ２個の連続的“′１“のビットを送信するのを制峙することによ ってプリエンブトされたフレームの送信を再開する。送信制御回路１３０１は寸 だＮ２を規定する変数の保存された値を部用して、プリエンブトされたフレーム に関してその゛°０パ挿入の機能を再開し１．もし必要であれば、プリエンブト キャラクタの送信を完了する。送信制卸回路１３０１は送信シフトＬ・ジス６　 − 夕１３０５によってシフトされて送出された与えられたバイトのビットの数Ｎ、 を規定するステータス変数の保存された値を使用して、プリエンブトされ、たフ レームが完了したあとの与えられたバイトの残りを正しく送出する。プリエンブ ト動作は多重に実行できることを想起されたい。各々のプリエンブト動作につい て、上述したステータス変数の第１の集合の各々のひとつの値がスタックメモリ ー１３２０に保存される。プリエンブトしたフレームが完了すると、保存された 値はうストイン、ファーストアウトの順序でスタックメモリー１３２０から取り 出される。

プロセッサ１００１がフォーマツダインタフェース１０１０．１０１１と送信機 １３００および受信機＋２２０とリンクコントローラ１０００の中のコマンドレ ジスタ１２２０、レポートレジスタ、受［言データレジスタ１２５０および送信 データレジスタ１２４０を通してやりとりしたように、リンクコントローラ２０ ００のプロセッサ２００１はコマンドレジスタ２２２０、レポートレジスタ２２ ３０、受信データレジスタ２２５０および送信データレジスタ２２３０を経由し てフォーマツタインタフェース２０１０．２０’ｌｌおよび送信機２３００およ び受信銀２４ｏｏとやりとりする。

受信＝２４　［１００内部の動作は受信制御回路２４０１によって電御される。

回路２４０１はコントローラ（図示せず）を含み、これＬ：ｌ：プロクラマブル 論理アレイあるい：まプロセッサによって有利に実現される。受信制御回路２４ ０１の伏＠図は第１３図に示されている。受信制御回路２４０１は匍］御バス２ ４０２を経由して８ビツトの制御シフトレジスタ２４０６．１６ビツトのＦＣＳ シフトレジスタ２４０ε、１６ビツトのＦＣ８保持レジスタ２４０９および８ビ ツトの受信シフトレジスタ２４１０の付勢とシフト動作を制御する。キャラクタ 検出器２４０７はフラグキャラクタ０１１１１１１０、アポートキャラクタ１１ １１１１１１あるいはプリエンブトキャラクタ１１１１１１１０の１Ｍ１］御シ フトレジスタ２４０６中の存在を検出し、レポートバス２４０３を経由して、こ のような検出について受信制御回路２４０１に知らせる。これに応動して、受信 制御回路２４０１はこれに続く８ビツトをリンク５１から制御シフトレジスタ２ ４０６にシフトする。しかし、フラグ、アポートあるいはプリエンブトキャラク タを形成するビットはレジスタ２４０８．２４０９および２４１０にはシフトさ れない。受信制御回路２４０１はレポートバス２４０３を経由して制御シフトレ ジスタ２４０６によって送信されたビットの流れを監視し、制御シフトレジスタ ２４０６によって送出された連続した論理“１”のビットの数Ｎ４を規定する内 部ステータス変数を維持する。変数Ｎ４によって制御シフトレジスタ２４０６が ５個の連続した°゛１”のビットを送出したことが示されると、受信制御回路２ ４０１はレジスタ２４０Ｂ、２４０９および２４１０の動作を制御して５個の連 続した°°］″の後に続くダミーの°０″のビットがこれら゛のレジスタ２４０ ８．２４０９および２４１０にシフトされないようにする。制御シフトレジスタ ２４０６によって送出されたビットは寸ず導体２４５２を経由してＦＣ８保持レ ジスタ２４０９にシフトされ、次に導体２４５３を経由して受信シフトレジスタ にシフトされる。データの８ビツトのバイトは次に経路２２５１を通して受信シ フトレジスタ２４１０から並列に受信データレジスタ２２５０に送られ、ここで これらはプロセッサ２００１の制御下にプロセッサ２００１あるいはフォーマツ ダインタフェースによって読み取られる。受信制御回Ｍｒ２４０１は最後のバイ トが受信データレジスタ２２５０に最後のバイトが転送されてから受信シフトレ ジスタ２４１０　ｉ：よって受１言されだヒ゛ットの数Ｎ３を規定する他の内部 ステータス変数を維持する。

制御シフトレジスタ２４０６から送出されたビットはまたＦＣＳシフトレジスタ に入り、これは順次に上述した１６ビツトのＦＣＳフィールド勿それから発生す る。

ＦＣＳシフトレジスタについては詳しくは後述する。キャラクタ検出器２４０７ がフレームの終了フラグを検出したとき、そのフレームのＦＣＳフィールドは既 にＦＣＳシフトレジスタ２４０８とＦＣ８保持レジスタ２４０９にシフトされて いる。フレームのＦＣＳフィールドが受信データレジスタ２２５０に転送されな いようにするために、受信機２４００にはＦＣ８保持レジスタ２４０９が含まれ ている。受［言されたフレームに誤りがあるかどうかを判定するためにＦＣＳシ フトレジスタ２４０８によって発生されたＦＣＳフィールドは定数フィールドと 比較され、その結果はレポートバス２４０３を通して受信制御回路２４０１に送 られる。受信制御回路２４０１はレポートレジスタ２２３０（第１１図）に３ビ ツトの受ｆ言状態フィールド（Ｒ３Ｆ）を書くことによって受け機２４００に関 するこのような情報を知らせる。

キャラクタ検出器２４０７が制御シフトレジスタ２４０６中のプリエンブトキャ ラクタ１１１１１１１０の存在を検出したときに、これはレポートハス２４０３ を経由して検出を受信制御回路に知らせる。これに応動して受信制御回路２４０ １はＮ３とＮ４を規定する内部状態変数つ現在■箋を状博レジスタ２４０４：で 知らせる。

受信制御回路はここで全体としてステータス変数の第２の集合と呼ばれる状態レ ジスタ２４０４、受［言シフトレジスタ２４１０、ＦＣ８保持レジスタ２４０９ およびＦＣＳシフトレジスタ２４０８の内容をマルチプレクサ／デマルチプレク サ２４２１を通してスタックメモリー２４２０に辺る。ステータス変数の第２の 集合の便を保存するだめのスタックメモリー２４２０、マルチプレクサ／デマル チプレクサ２４２１およびスタック卸］御回、＠２４２２の動作はステータス変 数の第１の集合の値を医存する送信琶１３００のスタックメモリー１３２０、マ ルチプレクサ／デマルチプレクサ１３２１およびスタック暮ｊ御回路１３２２の 動作と本質的て１同様である。キャラクタ検出器２４０７がプリエンブトしたフ レームの：終了フラグを検出したとき、その値がスタックメモリー２４２０に保 存されていたステータス変数の第２のり上台の１直はマルチプレクサ／デマルチ プレクサ２４２１を１山してレジスタ２４０４．２４１０．２４０９および２４ ０８の予め定められたビット位置に送られる。受部制御回路２４０１は経路２４ ３１を通して状傅レジスタ２４０４の内容を読み、その内部ステータス変数をそ れが円骨にプリエンブトされた時点で持っていた値に戻す。

キャラクタ検出器２４０７がプリエンブトしｔフレームの終了フラグを検出した あとて、データリンク５１から受信された次の８ビツトは゛制御シフトレジスタ ２４０６にシフトされる。受１言制御回Ｆ６２４０１は制御シフトレジスタ２４ ０６によって送出された４＋４した倫理゛１′′のビットの数Ｎ４を定める内部 ステータス変数の値を使用して、プリエンブトされたフレームに関する“０パ削 除犬能をそれが円滑にプリエンブトされて中断された時点に正確に戻す。受信制 御回路２４０１は受［ａシフトレジスタ２４１０にシフトされたビットｖ　ｐ　 Ｎ　３を定義する内部ステータス変数の瞳を使用して、受信データレジスタ２２ ５０に転送される完全な８ビツトのハイドがいつ完成するかを判定する。プリエ ンブトされたフレームの残りの受信は上述した方法で継続される。

仄にリンクコントローラ１０ＣＯと２０００の動作を二つ０例を参照して詳、ｊ ｄに説明する。第１は単一のフレームがユーザ装置１０からユーザ装置１口′に データリンク５１を通して伝送される例であり（第２図）、第２はユーザ装置１ １がユーザ装置１０によって円滑にプリエンブトされる例（第３図）である。従 ってリンクコントローラ１０００の説明ではリンク５１を通るデータの送信に関 連した薇が強調され、リンクコントローラ２０００の説明ではリンク５１上のデ ータの受信について強調される。

リンクコントローラ１０００のプロセッサはフォーマツタインタフェース１０１ ０．１０１１およびプロセッサインタフェース１２００のコマンドレジスタ１２ ２０、レポートレジスタ１２３０、送信データレジスタ１２４０および受信デー タレジスタ１２５０に８本の両方向データバス１００１−ＤＢで接続されている 。プロセッサ１００１はデコーダ１２０１に対して導体１００１−ＲＷ上の論理 “′１パの信号を送ることによって、レジスタ１２２０．１２３０．１２４０お よび１２５０の内の与えられたものＤ内容の読み出しを制御することができる。

デコーダ１２０１は次に与えられたレジスタにゆく４本の社路１２０２．１２０ ３．１２０４および１２０５の内の適切なものに対して信号を送る。これに応動 して、与えられたレジスタの内容はプロセッサ１００１あるいはフォーマツタイ ンタフェース１０１０あるいは１０１１からデータバス１００１−ＤＢｉ二に読 み出して得られるようになる。プロセッサ１０Ｃ１はまたレジスタ１２２０．１ ２３０．１２４０および１２５０の書き込み、を制御する。プロセッサ１００１ がデコーダ１２０１に対しで導体１００１−ＲＷを通して論理”　ｏ　”信号と 経路１００１−Ｒ８Ｅ’Ｌを通して与えられたレジスタを指定するレジスタ選択 は号を送ったとき、デコーダ１２０１は経路１２０２．１２０３．１２０４およ び１２０５の内の適切なものを通して与えられたレジスタに対して信号を送る。

プロセッサ１００１あるいはフォーマツタインタフェース１０１０あるいは１０ １１によってデータバス１００１−ＤＢに対して送信されたバイトあるいはその 一部はこれによって与えられたレジスタに記憶される。

初期化された送信機１３００、データリンク５１、プロセッサ１００１は倫理“ １パの送信機リセット（ＴＲＥＳ　）ビットをコマンドレジスタ１２２０（第１ ０図）に書く。

送信機１３００に含まれた送信制御回路１３０１は経路１２２１を通してＴＲＥ Ｓビットを検出し、これに応動してリセット状態３０１（第１２図）に入る。論 理的パ０°゛のＴＲＥＳビットが次にプロセッサ１００１によってコマンドレジ スタ１２２０に書き込まれる。（プロセッサ１００１から送信’４１Ｊ御回路１ ３０１にゆくすべてのコマンドはプロセッサ１００１からコマンドレジスタ１２ ２０に論理“１′”のピッ１トを書き、その論理“′１゛のビットか送信制御回 路１３０１によって検出されるのに充分な時間経過してから、そのコマン、ドレ シスタ１２２００ピット位置に論理“０”のピッ１１くことによって運ばれる。

）リセット状Ｍ３Ｃ１においては、送信制御回１６１３０１は経路１２２１を通 してコマンドレジスタ１２２０（第１０図）の送は付勢（ＴＥＮ）ビットを監視 する。プロセッサ１００１が送信機１３００を付勢するためにコマンドレジスタ １２２０に論理°“１゛。

のＴＥＮビットを書き、このＴＥＮビットが回ｗ　１３０１によって検出された ときに、回路１３０１は空き状態３０２（第１２図）に入る。空き状態３０２に おいては、回路１３０１は制御バス１３０２を通してマルチプレクサ１３０７に 対して信号を送り、マルチプレクサ１３０７が導体１３５３とＤ形同期フリップ フロップ１３０８を通して論理“１゛のビットをデータリンク５１に対して繰返 して送出する。同期フリップフロップ１３０８はリンク５１に送出される信号が 各々の１ヒツトの時間幅の間に変化しないことヲ保証する。フリップフロップ１ ３０８はクロック発生器５４によって送られたクロック信号の前線で、リンク５ １に接続された出力端子にビットを記・意する。空き状態３０２においては、回 路１３０１は経路１２２１を通してコマンドレジスタ１２２０（第１０図）中の 送信アドレスハイド（ＴＡＢ）のビットを監視する。第１の例（第２図）に従え ば、ユーザデバイス１０はフォーマツダインタフェース１０１０に対してデータ の送信を開始し、これは必要に応じてこのようなデータを一時的にバッファメモ リー（図示せず）に記憶する。本実姉例においては、フォーマツダインタフェー ス１０１０のバッファメモリーはデー・・タリンク５１を通して送信された最大 長のフレームのデータフィールド全１事ヲ記１意するのに充分な容量を有してい る。フォーマツダインタフェース１０１０はｆ；ｌ１ｌ（ｆｉｌ＋ハス１００１ −ＣＢを経由してプロセッサ１００１に対してデータリンク５１に幻してデータ を送出したいという要求を伝える。プロセッサ１００１は記憶された清報にもと すいて、リンク５１が現在空きであると判定し、論理“１°“のＴＡＢビットを コマンドレジスタ１２２０に誓き、この例ではユーザ装置１０′を規定するアド レスバイトラ送信データレジスタ１２４０に招く。送信制御回路１３０１はＴ　 Ａ　Ｂビットを検出し７、これに応動してフラク状態３０３（第１２図）に入る 。フラク状伸３ｏ３においては、回路１３０１は但］＃バス１３０２をＩ由して マルチプレクサ１３０７に対して信号を送り、マルチプレクサ１３０７がデータ リンク５１に対してフラクキャラクタ０１１１１１１０を送るようにする。回路 １３０１ばまたＦＣＳシフトレジスタ１３０６に対して４３号を送り、これに応 動して、レジスタ１３０６は１６個の論理“１パのビットから成るＦＣＳフィー ルドを持つように初期化される。さらに、回１ｉ３ｏ１は送信シフトレジスタ１ ３０５に対して信号を送り、送信シフトレジスタ１３０５はこれ（で応動してア ドレスハイドを並列路１２４１を、遅出して送信データレジスタ１２４ｏがら読 み取る。アドレスバイトがレジスタ１２４ｏがらレジスタ１３０５　Ｋ送られｔ ときに、送信制御回路１３ｏ１は論理”１゛°の送信データレジスタ空き（ＴＤ ＲＥ）ビットを経、路’１２３１Ｔｈｄ田してレポートレジスタ１２３゜（第］ 】図）に書き、アドレス状態３ｏ４（第１２図）に入る。アドレス状態３０４に おいては、回路１３ｏ１は制御バス１３ｃ２ｖ経由して信号を送信シフトレジス バイトが送信シフトレジスタ１３０５から導体１３５１、マルチプレクサ１３０ ７、導体１３５３および同期フリップフロップ１３０８を経由してデータリンク ５１に直列に送信されるようにする。回ｊ６ｉ３ｏ１はまた制御バフ、１３０２ を通してＦＣＳシフトレジスタ１３Ｃ’６！で対して信号を送り、導第１３５１ を通してシフトレジスタ１３０５に送信されたアドレスバイトがｌだＦＣＳシフ トレジスタ１３０６にも与えられるようにする。回路１３０１はレポートバス１ ３０３を通して導体１３５３に送出されたビットの流れを監視し、送信された連 続的論ｉ”　１”のビットの数Ｎ２を規定する内部ステータスに数を雄性する。

Ｎ２を規定するステータス変数によって５個の連続的“ｌ“のビットが送出され たことが示されたときＶこは、回路１３０１は送信シフトレジスタ１３０５とＦ ＣＳシフトレジスタ１３０６に対するビットのシフトを中断して、マルチプレク サ１３０７によるダミーの論理“０”のビットの送信を実行する。アドレス状態 ３０４にある間に、回路１３０１は経路１２２１を通してコマンドレジスタ１２ ２０中の第１するいは中間バイト送信（ＴＦ　Ｉ　Ｂ　）ビットを監視する。

送信制御回路１３０１は論理°“１′°のＴＤＲＥビットをレポートレジスタ１ ２３０に記憶し、送信データレジスタ１２３０の内容が送信シフトレジスタ１３ ｏ５に記憶されたことを示す。ＴＤＲ’Ｅビットは割込み発生器１２９０によっ て経路１２０９を通して監視され、割込み発生器１２９０は論理“１°′のＴＤ ＲＥビットの記憶に応動して、導体１ｏｏｉ−ｒを通してプロセッサ１００１に 対して割込み信号を送る。割込み信号に応動して、プロセッサ１００１は制御バ ス１００１−ＣＢを通して信号をフォーマツダインタフェース１ｒｘａ：で送り 、データバス１００１−ＤＢを通して送信データレジスタ１２４０に対してフォ ルマツタイシタフェース１０１０からの第１のデータバイトの送信を行なう。次 にプロセッサ１００１はコマンドレジスタ１２２ｏに論理“１”のＴＦＩＢビッ トを書き、これに応動して送信制御回路１３０１はデータ状態３０５（第１２図 ）に入る。データ状態３０５においては、送信制御回路１３ｏ１は送信データレ ジスタ１２４０からの第１のデータバイトの送信シフトレジスタによる記憶とそ れに引き続いてのそのバイトのＦＣＳシフトレジスタ１３ｏ６への送信とマルチ プレクサ１３０７を通してデータリンク５１への送信を衿ｊ御する。回路１３０ １は再びレポートレジスタ１２３０に論理“１″のＴＤＲＥビットを誉き、それ に応動して割込み発生器１２９０はプロセッサ１００１に対して割込み信号を送 る。プロセッサ１００１ばフォーマツダインタフェース１０１０から送信データ レジスタ１２４０に対して第２のデータバイトを送信し、コマンドレジスタ１２ ２０に対して再び論理“ｌ”のＴＦＩＢビットを誉く。論理“ｌ　”のＴＦＩＢ ビットに応動して回路１３０１．はデータ状態３０５に留まり、ＦＣＳシフトレ ジスタ１３０６とデータリンクに対する第２のデータバイトの送信を制御する。

データ状態３０５においては、回路１３０１ばＴＦＩＢビットとＴＡＢビットを 監視し、さらにコマンドレジスタ１２２０（第１ｏ図）の最終バイト送信（ＴＬ Ｂ　）ビット全監視する。このプロセスは繰返されてすべての中間のバイトがフ ォーマツダインタフェース１０１０からリンク５１に送信される。

フォーマツダインタフェース１０１０によってフレームの最後のデータバイトが 利用できるようになったと判定されたときには、これはここで制御バス１００１ −ＣＢを経由して完了信号と呼ばれる信号をプロセッサ１００１に対して与え、 そのバイトが送信デ〜タレシスタ１２４０に書き込まれたあと、プロセッサ１０ ０１はコマンドレジスタ１２２０に論理“］パのＴＬＢビットを書く。送信デー タレシスタ１２４０に対して論理“１パのＴＬＢビットを書くことを、ここでは 終了信号の送信と呼ぶ。

論理°゛１″０ＴＬＢ１″０ＴＬＢビツト・９１３　ｏ　１ば一タバイトはデー タリンク５１に送信され、ＦＣＳシフトレジスタ１３０６の１６ビツトの内容は その１＃Ｊ′後にマルチプレクサ１３０７’＆通して直列ンこデータリンク５１ に送信される。回路１３０１は次にフラグ状−３３０３に入シ、マルチプレクサ を通してリンク５１に対してフラグキャラクタ０１１１１１１０を送信する動作 をｊ１４制御し、次に空き状態３０２に戻り、ここでマルチプレクサ１３０７は リンク５１に対して、線区して論理°°１°゛を送出する。送信制御回路１３０ １は空き状態３０２からではなく、ＦＣ８状態３０６からフラグ状態３０３に入 ったので、フラグ状＠３０３からアドレス状態３０４ではなく空き状態３０２に 入るのである。こイＬによってユーザ装置１０（菓２図）からのフレームの送信 を完了する。回路１３０１がフラグ状態３０３、アドレス状態３０４、データ状 態３０５あるいはＦＣ８状伸３０６にある間のフレームの送信中に、もしプロセ ッサ１００１がフレームを放棄することを決めれば、これはコマンドレジスタ１ ２２０（ｇ］０図）にアホート千ヤラクタ送信（ＴＡＣ）ビットの論理″１”を 書き、回路１３０１はこれに応動してアボート状態３０９（第１２図）に入る。

アボート状態３０９においては、回路１３０１はマルチプレクサ１３０７によっ てアボートキャラクタ１　］、　］、　１　］、　］　１１をデータリンク５１ に送出し、スタツクメモリ−１３２０をクリアして、空き状ａ３ａ２に戻る。

第２の例（第３図）に従えは、データリンク５１上を開始フラグ、アドレスフィ ールド２よびユーザ装置１゜からのフレームのデータフィールドの少くとも８ビ ツトを送出したあとで、ユーザ装置１１はフォーマツダインタフェース１０１１ に町してデータの送信を開始する。

送信ζ制御回路１３０１はデータ状傅３０５にある。ユーザ装置１１からデータ を受信すると、フォーマツタインタフェース１０１１は制御バス１００１−ＣＢ を通して、それがデータリンク５１に対してデータを送信したいという希望をプ ロセッサ１００１に伝える。これに応動してプロセッサ１００１は記憶された情 報によって、ユーザ装量１０が現在データリンク５１す（対してフレームを送信 しているが、ユーザ装置１１はユーザ装置１０より高い擾先順を持っており、従 ってユーザ族Ｅｉ１０のフレームは円滑にプリエンブトされるべきことを判定す る。

プロセッサ１００１はまずコマンドレジスタ１２２０に対して論理”　１　”の ＴＡＢビットを書く。ＴＡＢビットに応動して、送信−３１Ｊ御回：格１３０１ はプリエンブト状態３０７（第１２図）に入る。送は制御回路１３０１は二つの 内部状態変数を持っているこ々を想起していただきたい。そのひとつはマルチプ レクサ１３０７によって送信された連２．涜的論理”　Ｉ　”の数Ｎ２を規定し 、他方は送信シフトレジスタ１３０５によって既にシフトされている与えられた バイト中のビットのｈＮＩ　を定める。プリエンブト状態３０７に入ると、回路 １３０１は経路１３３０を通してＮ２およびＮ′１を規定する内部ステータス変 数の現在の直を状態レジスタ１３０４に記憶する。

次に全体としてステータス変数の第１の集合と呼ばれる送信データレジスタ１２ ４０、状態レジスタ１３０４、送信シフトレジスタ１３０５、ＦＣＳシフトレジ スタ１３０６の内容はそれぞれ経路１２４１．１３１１．１３１２および１３１ ３と、マルチプレクサ／デマルチプレクサを経由してスタックメモリー１３２０ に保存される。マルチプレクサ／デマルチプレクサによるスタックメモリー１３ ２０の予め定められた位置へのビットの直列の伝送は、スタック制御回路１３２ ２によって制御され、これ：ま次に電：］駕ババス３０２を−もして送信曾１禦 回路１３０１によって制御される。

送信データレジスタ１２４０の内容が一度スタックメモリー１３２０に保存され ると、送信ｍｉｌ　Ｈ回路１３０１は論理“１”のＴＤＲＥビットをレポートレ ジスタ１２３０に書く。これに応動してプロセッサ１００１はアドレスバイトを 書き、これは本実施例では、ユーザ装置１１′をユーザ装置１１からのフレーム の宛先として送信データレジスタ１２４０に書き込む。送信制御回路１３０１は 送信シフトレジスタ１３０５をクリアし、レジスタ１３０６が１６個の論理゛】 ′のピントを持つようにレジスタ１３０６を初期化し、次にマルチプレクサ１３ ０７によってここで１工プリエンプト開始信号と呼ばれるプリエンブトキャラク タ］、　１１１１１１．０の回送を実行するだめに、リンク５２上を送信された 連続的“′ｌ“の敢Ｎ２を定義する内部ステータス変数を使用する。例えば、も しマルチプレクサ１３０７によって３個の連続した論理“′ｌ”のヒツトがすで に送出されていれば、ブリニレブトキャラクタは４個の連続した論理”　１　” のビットのあとで論理“０゛のビットを送信することによって完了する。送信制 御回Ｍ１３Ｄ１は次にＮ、とＮ２を規定する内部ステータス変数を０にリセット する。送信ζ御回路１３０１はフラグ状態３０３に戻り、次にユーザ装置１１か らのプリエンブトしたフレームの全体が上述した方法で送信されるときに、アド レス状態３０４、データ状態３０５、ＦＣ５状聾３０６に入り、再びフラグ状＠ ３０３に戻る。スタック１４ｔｊ御回路１３２２はスタックメモリー１３２０が 空きかどうかを示すヒツトを記・屯し、送信制御回路 通して、このビットを監視する。プリエンブトしたフレームの終了フラグが送信 されると、このフラグはプリエンブト終了フラグとも呼ばれるが、記憶されたス タック側聞回路１３２２のビットによって送信制御回路１３０１はスタックメモ リー１３２０か空でないことを判定し、この判定に従って再開状態３０６（第１ ２図）に入る。

再開状態３０６に２いては、送１言制御回路１３０１はマルチプレクサ／デマル チプレクサ１３２１によってステータス変数のスタックメモリー１３２０中に保 存された値を送信データレジスタ１２４０、状態レジスタ１３０４、送１言シフ トレジスタ１３０５およびＦＣＳシフトレジスタ１３０６の予め定められたビッ ト位置、〆こ対して、経路１２４１．１３１１．１３１２および１３１３を１出 して送出する。送信制御回路１３０１は経路１３３１を通して状態レジスタ１３ ０４の内容を読み、リンク５１を西して送出された連続した１′′の数Ｎ２と、 送信シフトレジスタ１３０５によってシフトされたバイト中のビットの数Ｎｌを 規定する二つの内部ステータス変数が円滑なブリエレプションを受けた時点つ値 て回復きれるようにする。送信制御回路１３０１はマルチプレクサ１３ｏ７を制 御してＮ２個の連、伏した論理゛Ｊ“″のビットを送出し、先に送出されたプリ エンブトキャラクタＩＩＮ＋１１０に含まれていた論理゛１“のどブトの代り々 する。送１冨制御回路１３０１はデータ状態３０５に戻り、プリエンブト状態の 前（て送ｆ言されなかった送ｆ訂シフトレジスタ１３０５中のビットがこのとき マルチプレクサ１３ｏ７を通してデータリンク５１に送出されることになる。フ ォーマツダインタフェース１ｏ１０はこのとき送信データしジスタ１２４０に対 してハイド○送侶を再開し、ユーザ装置１０からプリエンブトされたフレームの 残りが上述した方法でデータリンク５１に送出される。

次に第２図および第３図の上述した例を参照しながらリンク５１上のデータを受 信するリンクコントローラ２０００の動作について脱明しよう。動作を翼始する だめに、プロセッサインタフェース２２００のコマンドレジスタ２２２０（第１ Ｏ図）に端層“１゛の受信機リセット（ＲＲＥＳ）ビットを暑くことによって、 プロセッサ２００１は受信＝２００をリセットし、受信制御回路２４０１は、経 路２２２１を通しテ？ニー　’Ｄ　ＲＲＥ　Ｓ　ヒツトを検出すると、リセット 状蓉４０４（納１３図）に入る。リセット状態４０１においては、受信制御回路 ２４０１は経路２２２１を通してコマンドレジスタ２２２０の受信成゛付勢（Ｒ ＥＮ）ビットを監視する。プロセッサ２００１が受１ｇ＝２４００を付勢するた めにコマンドレジスタ２２２０に論理“′］″′のＲＥＮビットを書いたときに 、受信制御回路２４０１はこのよりなＲＥＮビットを検出してハント状１４０２ （第１３図）に入る。

データリンク５１で谷ピントが受１言されると、これシまＤ形同期フリップフロ ップ２４０５と導体２４５１を通して８ビツトの制御シフトレジスタ２４０６に 送られる。

同期フリップフロップ２４０５はリンク５１が適切な時点でサンプルされること を保障する。フリップフロップ２４０５はクロック発生器５４によって送信され たクロック信号の後縁で導体２Ａ５１に接続されたその出力端子にビットを記憶 する。キャラクタ検出器２４０７は制御シフトレジスタ２４０６の内容を監視し て、フラグキャラクタ０１１１１１１０、アボートキャラクタ１１１１１１１１ あるいはプ゛リエンプトキャラクタｑ　１．１　ｉ　１］、Ｉ　Ｏをさがし、こ のようなキャラクタが検出されたときに、検出をレポートハス２４０３を通して 受信制御回路２４０１に知らぜる。第２図の例に従ってぃ一キャラクタ恢出器２ ４０７によって制御シフトレジスタ中に開始フラグが検出されたときに、受信制 御回路２４０１は同期状態４０３（第１３図）に入る。レポートレジスタ２２３ ０　（第１１図）はプロセッサ２００１に対して受信ｆｆ１２４００内の事象を 知らせる３ビツトの受［言状軒フィールド（Ｒ８Ｆ）を形成する３ビツトを含ん でいる。

受信制御回路２４０１が同期状態４０３に入ったときに、これ）まレポートレジ スタ２２３０にフィールドＲ８Ｆ−〇〇〇を記憶し、開始フラグが検出されたこ とを示す（第１４図）。データリンク５１を通してこれに続いて受信されたビッ トはまず制御シフトレジスタ２４０６にシフトされ、次に導体２４５２を通して １６ビツトのＦＣ３保持レジスタにシフトされ、次に８ビツトの受信シフトレジ スタ２４１０にシフトされる。制御シフトレジスタ２４０６によって送信された ビットはまた１６ビツトのＦＣＳシフトレジスタ２４０８にシフトされ、これは １６ビツトの論理”ｔ”のＦＣＳフィールドを持つように初期化されたあと、順 次に上述したＦＣＳフィールドを発生する。プリエンブト、アポートあるいはフ ラグキャラクタを形成するビットはレジスタ２４０８．２４０９および２４　ｉ 　０にはシフトされないことを想起されたい。受信制御回路２４ｏ１は制御シフ トレジスタ２４０６によって送信されたビットを監視し、制御シフトレジスタ２ ４０６によって送信された連続的論理”ｌ”のビットの数Ｎ４を規定する内部ス テータス変数を維持する。Ｎ４を規定する内部ステータス変数によって５個の連 続“１°”のビットが制御シフトレジスタ２４０６によって送出されたことを示 したときには、受信制御回路２４０１は制御ハス２４０２を通してレジスタ２４ ０８．２４０９および２４１０を制御して、挿入されたダミーの゛°０゛ビット である制御シフトレジスタ２４０６によって送られる次のビットがこれらのレジ スタ２４０８．２４０９および２４１０にシフトされないようにする。

２４ビツト（ダミーの０°“ビットを除く）が開始フラグのあとでデータリンク ５１から受信されたときに、受信制御回路２４０１はヒツトカウントＶこもとす いて受信シフトレジスタ２４１０がフレームのアドレスフィールド（第２図）を 含むと判定して、このあと受け制御回路２４０１はアドレス状態４０４（第１３ 図）に入る。アドレス状態４０４においては、受信制御回路２４０１は受信シフ トレジスタ２４１０の内容を並列に経路２２５１を通して受信データレジスタ２ ２５０に転送し、レポートレジスタ２２３０にフィールドＲ３Ｆ＝ＯＯ１と論理 ”　１　”の受信データレジスタ基り（ＲＤＲＦ）ヒツトを薔いて、受信データ レジスタ２２５０でアドレスバイトが利用て゛きることを示す。ＲＤＲＦビット は経路２２０９を心して割込み発生器２２９０によって監視され、これは稠理“ ′１パのＲＤＲＦビットに応動して、導体２０００−■を経由してプロセッサ２ Ｄ０１に対して割込み信号を送る。プロセッサ２００１はデータバスｚ’ｏｏｉ −ＤＢを通してレポートレジスタ２２３０のＲ８Ｆフィールドを読み、これに応 動してデータバス２００１−ＤＢを！径由して受信データレジスタ２２５０から アドレスハイドを読む。プロセッサ２００１はアドレスバイトを・解釈し、これ によって受信データレジスタ２２５０て次ｒ（受信されたデータバイトがデータ バス２００１−ＤＢを経由してフォーマツタインタフェース２０１０と宛先ユー ザ装置１０′に運ばれるようにする。ここで、受信制御回路２４０１はデータ状 態４０５（第１３図）に入る。

データ状態４０５においては、データリンク５１から次に受信されたビットは続 けてレジスタ２４０６．２４０８．２４０９．２４１０にシフトされる。受信制 御回路２４０１は最後のハイドが受信シフトレジスタ２４１０から受信データレ ジスタ２２５０に転送されたあとて受信シフトレジスタ２４１０にシフトされた ヒツトのｉＮ３を規定する第２の内部ステータス変数を維持する。このような変 数によって、８ビツトが受［言シフトレジスタ２４１０にシフトされたことが示 されたときに、受信制御回路２４０１は受信シフトレジスタ２４１０の内容を経 路２２５１を通して並列１（受信データレジスタ２２５０に転送し、レポートレ ジスタ２２３０にフィールドＲ８Ｆ−０１０（第１４図）と論理′″ｊ°“のＲ ＤＲＦビットを書き、受信データレジスタ２２５ｏでデータバイトが利用できる ことを示す。プロセッサ２００１ｊｉこのようなレポートレジスタ２２３Ｄのｍ 報に応動して受信データレジスタ２２５０のデータバイトをフォーマツタイシタ フェース２０１０に送る。このプロセスは繰返され、リンク５１上を伝送された 以下のデータビットは８ビツトのバイトの形でフォーマツタインタフェース２０ １０に運ばれ、これはキャラクタ恢出器２４ｏ７がレポートバス２４０３を碩し て受信制御回路２４ｏ１に対して、フラグキャラクタ０１１１１１１０．アボー トキャラクタ１１１１１１１１あるいはプリエンブトキャラクタが制御シフトレ ジスタ２４０６中に存在することを知らせるまで繰返される。第２図の例（で従 えば、データリンク５１上で受信される次のキャラクタはフレームの終了フラグ である。終了フラグを検出すると、受信制御回路２４０１はＦＣ８状態４０６（ 第１３図）に入る。ＦＣ８状態４０６においては、受信制御回路２４ｏ１はデー タフレームフィールドの最後のバイトである受信シフトレジスタ２４１０の内容 を受信データレジスタ２２５ｏに送シ、次にフォーマツタインタフエース２０１ ＤＫ与える。ＦＣ３保持レジスタ２４ｏ９はこのときフレームのＦＣＳフィール ドを含んでいる。フレームのＦＣＳフィールドはまたＦＣＳシフトレジスタ２４ ０８にもシフトきれている。ＦＣＳシフトレジヌタツタ０８の動作は開始フレー ムを除くがＦ、ＣＳフィールドを含む全フレームがシフトされたときに、データ リンク５１上で受信されたビットに誤りが存在しなければ、発生された１６ビツ トのＦＣＳフィールドは定数フィールドであるようになっている。以下詳述する ＦＣＳシフトレジスタ２４０８は発生されたＦＣＳフィールドを定数フィールド と比較し、結果についてレポートバス２４ｏ３を通して受信制御回路２４０１に 知らせる。受信制御回路２４ｏ１は次にフレームが誤りなしに完了したことを示 すフィールドＲ８Ｆ＝０１１　（第１４図）あるいは完了したフレームに誤りが あったことを示すＲ８Ｆ＝１１１のいずれかを経路２２３１を通してレポートレ ジスタ２２３ｏに書き、プロセッサ２００１はこのようなＲ８Ｆフィールドを検 出すると、フォーマツタインタフェース２０１０に対して適切に知らせる。受信 料ｊ卸回路２４ｏ１は次に置初状態４０３に戻る。第２図の例に従えば、これに 続くフレームはただちには送られず、リンク５１上には連続した論理“Ｉ”のピ ントが送られることになる。８個の連続したｌ”のビットが制御シフトレジスタ ２４ｏ６にシフトされたあと、キャラクタ検出器２４ｏ７はレジスタ２４０６中 にアボートキャラクタ１１１１１３１１の存在を検出し、これをレポートバス２ ４ｏ３を通して受信制御回路２４０１に知らせる。これ（で応動して受信制御回 路２４０１はハント状態４０２に戻り、フィールドＲ３Ｆ＝０００（第１４図） をレポートレジスタ２２３゜に書き、アポ７トキヤラクタの検出を示す。これに 続くアボートキャラクタが制御シフトレジスタ２４０６にシフトされ、このよう なキャラクタがキャラクタ悦出器２４０７によって検出されたときに受信制御回 路２４０１はフィールドＲ８Ｆ＝ｌ　Ｏ１（第１４図）をレポートレジスタ２２ ３０に書き、データリンク５１が今は空きであることを示す。これはリンクコン トローラ２０００による第２図のフレームの受信を完了する。受信制御回路２４ ０１が、同期状態４０３、アドレス状態４０４あるいはデータ状態４０５のいず れかにあるときに、キャラクタ検出器２４０７がアボートキャラクタ１１１１１ １１１第２のレリ（第３図）に従えば、開始フラグ、アドレスフィールドおよび ユーサ装置１０からのフレーム千の少くとも１６個のフラグ以外のビットかデー タリンク５１に受信されたあと、プリエンブトキャラクタ１１１１１１１０が受 信される。このとき、受信制御回路２４０１はデータ状顛４０５にある。キャラ クタ険出器２４０７がプリエンブトキャラクタを検出したときに、これはレポー トバス２４０３を通してこ、７Ｌを受け制御回路２４０１に知らせ、受信制御回 路２４０１は、応動して、プリエンブト状態４Ｃ７（第１３図）に入り、Ｎ３お よびＮ４を規定する内部ステータス変数の現在の値を経路２４３０を通して状態 レジスタ２４０４に送信し、そこに記憶する。受信制御、卸回路２４０１は次に レジスタ２４０４．２４１０．２４０９および２４０Ｂの内容をスタックメモリ ー２４２０に伝送してその予め定められた位置に記憶するが、その内容はステー タス変数の第２の果合の現在の領となっている。受信制御回路２４０１はレポー トレジスタ２２３０にフィルドＲ８Ｆ＝ｌ　Ｉ　Ｏ（第１４図）を書いてプリエ ンブトキャラクタの演出を示し１、これ２こよりプロセッサ２００１に対して受 信データレジスタ２２５０で利用できるようになる次のバイトはプリニレブトし たフレームの宛先を規定するアドレスバイトであることを知らせる。プロセッサ ２００１はフレームの受信が再開されたときに使用するためにプリエンブトされ たフレームの宛先を規疋するアドレスフィールドを記゛屯する。受信制御回路２ ４０１は次にＦＣＳシフトレジスタ２４０８を１６個の論理“°１”のビットの Ｆｃｓフィー−ルドに再初期化し、次にハント状蕾４０２に戻る。プリエンブト したフレーム（第３図）がデータリンク５１で受信さｎたときに、受信制御回１ ２４０１は上述したように同期状ｇ４ｏ３、アドレス状態４０４、データ状態４ ０５あ・よびＦＣ８状態４０６に入る。スタック制御回路２４２２はスタックメ モリー２４２０が空きかどうかを示すビットを記憶している。し戸−トバス２４ ０３を通してＦＣＳシフトレジスタ２４０８が受信列御回１洛２４０１に対して プリエンブトしたフレームか誤りなしに受信されたで・どうかを知らせたあと、 受１言１１制御回路は記憶されたスタック制御回路２４２２のビットを読み、こ れは不例てはスタックメモリー２４２０が空きでないことを示している。これに 心動して受信制御回路２４ｏ１は再開状仲４０８（第１３図）に入る。再開状態 ４０８においては、受［言制御回ｊＱ　２４０１はプリエンブトしたフレームの 終了フラグにピく最初の８ヒツトを制御シフトレジスタ２４０６にシフトして入 れる。受信制御回路２４０１は寸だステータス変数の第２の集合の値でスタック メモリー２４２０に保存されていたものをマルチプレクサ／デマルチプレクサ２ ４２１と経路２４１４．２４１３．２４１２および２４１１を通してそれぞれレ ジスタ２４０４．２４１０．２４０９および２４０８に送る。次に受信制御回路 ２４０１は経路２４３１全通して状態レジスタ２４０４の内容を読み、その二つ の内部ステータス変数を、それが円滑にプリエンブトさ７″したときの値に戻す 。受信匍ｊ仰回Ｍ２４０１は次にデータ状態４０５に戻り、プリエンブトされた フレームの残りは上述した方法で受けされる。

第１７図て示すように配置される第１５図および第１６図のＦＣＳシフトレジス タ１３０６の実施例は１６個のＤ形フリップフロップ１８０１乃至１８１６を含 み、これらがシフトレジスタとして構成されている。フリップフロップ１８０１ 乃至１８１６の各々はプリセット入力端子Ｐとクリア入力端子Ｃを持ち、これら の端子はフリップフロップを予の定められた値に初期化するのに用いられる。論 理゛″００パ信号理゛′ｌ′′信号を与えられたフリップフロップのＰおよびＣ 端子に送るととによって、フリップフロップのＱ出力端子に論理″］“信号が生 ずる。同様に論理”　１　”信号と論理゛・′０°“信号をＰおよびＣ端子に与 えることによって、論理”　ｏ　”がＱ出力端子に現われる。ＰおよびＣ端子に 共に論理“１“信号を与えることによって、Ｄ入力端子の論理信号がフリップフ ロップによって記憶され、Ｑ出力端子に現われる。

送信制御回路１３０１（第５図）は信号を制御バス１３０２を通してＦＣＳロー ドレジスタ１８３１に送ることによって、ＦＣＳシフトレジスタ１３０６を初期 化し、これは応動して論理°“０”信号を］６個のフリップフロップ１８０１乃 至１８１６のＰ端子に、また論理“′１′°信号をＣ端子に与える。従って各フ リップフロップ１８０１乃至１８１６はそのＱ出力端子に論理”１″の信号を持 つように初期化される。

ＦＣＳシフトレジスタ１３０６は二つのモードで動作する。発生モードではこれ は導体１３５２で送信シフトレジスタ１３０５（第５図）によって送信されたビ ットから１６ビツトのＦＣＳフィールドを順次に発生する。

シフトモードでは、フリップフロップ１８ｏ１乃至１８１６の内容は導体１３５ ２を通してマルチプレクサ１３０７（第５図）に順次に送信される。送信制御回 路１３０１はＡＮ’Ｄゲート１８３３の第１の入力端子に論理“１”の信号を送 信し、、ＦＣＳシフトレジスタ１３０６を発生モードにする。フリップフロップ １８１６のＣ端子はＡＮＤゲート１８３３の第２の入力端子に接続されているか ら、ＦＣＳシフトレジスタ１３０６が発生モードにあるときには、フリップフロ ップ１８１６の送出きれた論理信号はＡＮＤゲート１８３３を通して４個の排他 的ＯＲゲート１８２１乃至１８２４の入力端子にフィードバックされる。本実施 例の特定のフレームチェックシーケンスを発生するだめには、ゲート１８２．１ 乃至１８２４はそれぞれ送信シフトレジスタ１３０５とフリップフロップ１８０ １、フリップフロップ１８０４とフリップフロップ１８０５、フリップフロップ １８１１とフリップフロップ１８１２、フリップフロップ１８１５とフリップフ ロップ１８１６の間に挿入されている。送信制御回路１３０１はＡＮＤゲート１ ８３４の第１の入力清子：で論理“１パの信号を送信することによって、フリッ プフロップ１８０１乃至１８１６にクロックを与え、これにより、クロック発生 器５４により送出されたクロック信号はクロック線５４全通してＡＮＤゲート１ ８３４の第２の入力端子に与えられ、そのあとでフリップフロップ１８０１乃至 １８１６に与えられる。従って発生モードでは、導体１３５１上で送信シフトレ ジスタ１３０５から受けされた任意の与えられたビットについて、フリップフロ ップ１８０１乃至１８１６のＣ端子の信号はそのときの１６ビツトのＦＣＳフィ ールドとなる。送信制御回路１３０１がＡＮＤゲート１８３３の第１の入力端子 に論理”　ｏ　”の信号を与えたときに、ＦＣＳシフトレジスタ１３０６はシフ トモードで動作し、このときにはＡＮＤケート１８３３は各々の排他的ＯＲゲー ト１８２１乃至１８２４に論理“０”信号を与え、゛′フリップフロツーｊ１８ ８１カニ、８１６゜８８２．よ１１．ヶ（ゆ、第１３５２ケ　又通してマルチプ レクサ１３０γに送出される。

フリップフロップ１８０１乃至１８１６のＱ出力端子の各々によって送出された 信号はＦｅ２読み出しレジスタ１８３２に記憶さ牡る。送信制御回路１３０１が 円滑なプリエンブト動作を起すこと全決めたときには、Ｆｅ２読み出しレジスタ １８３２の内容はマルチプレクサ−デマルチプレクサ１３２１を通してスタック メモリー１３２０に送信されてそこに記憶される。送信Ｓｌｌ　ｆ’１回路１３ ０１は再びＦＣＳロードレジスタ１８３１に対して信号を送って、フリップフロ ップ１ε０１乃至１８１６の各々がそのＣ端子に間層“′Ｊ°゛の信号を持つよ うに再初期化する。プリエンブトしたフレームの終了フラグが送信されたあとで 、送信制御回路１３０１はｉピ億された１６ビツトのＦＣＳフィールドをスタッ クメモリー１３２０からＦＣＳロードレジスタ１８３１に送り、これは応動して 、適切な信号をフリップフロップのＰおよびＣ端子に送信し、Ｃ端子における信 号が、それが円滑にプリエンブトでれたときと正確に一致しているようにする。

第２０図に従って配置される第１８図と第１９図に図示したＦＣＳシフトレジス タ２４０８は１６個のＤ型フリップフロップ２９０１乃至２９１６．４個の排他 的ＯＲケート２９２１乃至２９２４およびＡＮＤゲート２９３４を含み、これは ＦＣＳシフトレジスタ１３０６のフリップフロップ１８０１乃至１８１６、排他 的ＯＲケート１８２１乃至１８２４およびＡＮＤゲート１８３４と同一の方法で ＦＣＳフィールドを発生する。ＦＣＳシフトレジスタ２４０８はまたＦＣＳロー ドレジスタ２９３１とＦ　ＣＳ　ａｙｅみ出しレジスタ２９３２を持つ、これは 受信制御回路２４０１　（第８図）の制御下に動作して、ＦＣＳロードレジスタ １８３１とＦｅ２読み出しレジスタ１８３２が送信制御回路１３０１の＋ｉｌ制 御下に動作して、フリップフロップ１８０１乃至１８１６を初、ｉＡ化しその内 容をスタックメモリー１３２０に記憶したのと同一の方法でフリップフロップ２ ９０１乃至２９１Ｇを初期化し、スタックメモリー２４２０の同容を記憶する。

しかしＦＣＳシフトレジスタ２４０８はそのＦＣＳフィールドを直列に送信する 必要はないから、発生モードだけで動作し、従ってＡＮＤゲート１８３３に対応 するものはＦＣＳシフトレジスタ２４０８には含まれない。本実施例のフレーム チェックシーケンスは与えられたフレームのＦＣＳフィールドがＦＣＳシフトレ ジスタ２４０８にシフトされて入ったとき、もし誤りが受信されなければ、発生 されたＦＣＳフィールドは予め定められた定数になるようになっている。従って フリップフロップ２９０１乃至２９１６のＱ出力端子における信号は２個の８ビ ツト比較器２９３５と２９３６によって、予め定められた足υフィールドと比較 される。比較器２９３５あるいは２９３６によってフリップフロップの、Ｑ端子 に２げる信号と予め定められた定数の間で差が検出されたときには、これはＯＲ ゲート２９３７に対して論理“１“の信号を送り、これは次にレポートバス２４ ０３を通しで論理″′１°“の信号を送信して、受信制御回路２４０１に対して 検出された誤りを知らせる。

上述した実施例は本発明の原理を単に例示するものにすきず、本発明の精神と範 囲を逸脱することなく当業者には池の実施例が工夫できることは明らかである。

例えば、ここで定義したステータス変数の第１および第２の集合には一部の変数 しか含まわていなかったが、リンクコントローラの中で実行される機能が益々高 度化するにつれて、これらの集合に追加の変数を入れてもよい。さらに上述した フレームチェックシーケンスＩ・ま単に一例であり、ここに述べた特定の方法以 外に他の誤シ検査法を使用できる。

Claims (1)

1. 【特許請求の範囲】 ｊ　通信リンク（５１）を通して複数個のユーザ装置（１０，１１）による通信 を制御するリンクコントローラ（１０００）において、 ユーザ装置を通信リンクに選択的に結合するプロセッサインタフェース（１２０ ０）と送信機（Ｔ３００）とを含み、現在の状仲はステータス変数の集合によっ て規定される結合手段、 第１のユーザ装置が通信媒体に接続されている間に第２のユーザ装置を選択する プロセッサ（１００１）、第１のユーザ装置からの通信を解釈することによって プロセッサの選択に応動する第１のフォーマツタ・インターフェース（１０１０ ）、 プロセッサの選択に応動してステータス変数の第２の集合を保存するメモリー（ １３２０）、及びプロセッサの選択（応動して第２のユーザ装置を通信媒体に結 合する第２の）η−マツタ・インターフェース（１０１１）を備えたことを特徴 とするリンクコントローラ。 ２、請求の煎囲嬉２項Ｑで記載のリンクコントローラにおいて、 第２のフォーマツダインタフェースは第２のユーザ装置による通信の終りを示す 完了信号を発生し、プロセッサは完了信号に応動して結合手段をステータス変数 の集合の保存さ飢た値によって規定されたステータスに戻す ことを特徴とするリンクコントローラ。 ３　データの再送を必要とすることなく通信リンクの使用をプリエンブトする方 法において、 ユーザ装置をリンクに結合する手段をステータス変数の集合によって規定し、リ ンク結合のステータス変数の現在の値を保持し、リンクの第２のユーザの代りに 第１のユーザによるリンクの使用を解釈し、保持された値を利用して第２のユー ザの送信の完了によって先のリンク結合ステータスを回復するために保持された 値を使用する段階を含むことを特徴とする通信リンクの使用をプリエンブトする 方法。 １