JPH02248117A

JPH02248117A - 高速度のスイッチング速度を有するｔｔｌコンパチブル出力回路

Info

Publication number: JPH02248117A
Application number: JP2036429A
Authority: JP
Inventors: Michel Mouret; ミッシェル　ムーレ
Original assignee: SGS Thomson Microelectronics SA; SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics SA; STMicroelectronics lnc USA
Priority date: 1989-02-24
Filing date: 1990-02-19
Publication date: 1990-10-03
Also published as: FR2643761B1; EP0384863A1; DE69008893D1; EP0384863B1; US5034631A; KR900013571A; FR2643761A1; DE69008893T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、　ＴＴＬ型の回路とコンパチブルのバイポ
ーラ出力回路に関し、特にショットキ・デバイスのない
高速度の出力回路に関する（ショットキ・デバイスはい
くつかの技術分野で使用できない）。

ＴＴＬコンパチブル出力回路は２．４ｖ以上の信号、又
は０．４ｖ以下の信号を出力しなければならない。後者
の場合は、出力回路はその出力端子に約１６ｍＡの電流
を供給できるものでなければならない。

第１図は従来のバイポーラ出力回路を示す。この回路は
、第１の端子に正電圧■ＣＣを出力し、その第２の端子
を接地した電源により給電される。

この電源は入力端子３及び入力端子４も備えている。第
１のＮＰＮ出力トランジスタＴ１は、そのコレクタが抵
抗ＲＡを介して端子１に接続され、そのエミッタがダイ
オード５を介して出力端子４に接続されている。第２の
ＮＰＮ出力トランジスタＴ２は、そのコレクタが出力端
子４に接続され、そのエミッタが電源の端子２に接続さ
れている。ＮＰＮ制御トランジスタＴ３のコレクタは、
第１に第１のＮＰＮ出力トランジスタＴ１のベースに接
続され、第２に抵抗ＲＢを介して電源の端子１に接続さ
れている。

ＮＰＮ制御制御トランジスタ及３ミッタは、ＮＰＮ出力
出力トランジスタ及２−スに接続され、かつ抵抗ＲＣを
介して電源の端子２に接続されている。ＮＰＮ制御制御
トランジスタ及３そのベースが第１に抵抗ＲＤを介して
端子１に接続され、第２にダイオード６を介して入力端
子３に接続されている。

入力端子３には、２つの電圧、即ちロー・レベルの電圧
（ロー状態）及びハイ・レベルの電圧（ハイ状態）が印
加されるようになっている。入力端子３がロー・レベル
のときは、ダイオード６は順方向にバイアスされている
。ＮＰＮ制御制御トランジスタ及３ＮＰＮ出力出力トラ
ンジスタ及２断状態となる。ＮＰＮ出力トランジスタＴ
１が導通状態であるので、出力はハイ・レベルとなる。

入力端子３がハイ・レベルのときは、ＮＰＮ制御制御ト
ランジスタ及３ＮＰＮ出力出力トランジスタ及２通状態
にあるので、第１のＮＰＮ出力トランジスタＴＩは遮断
状態となる。出力はロー・レベルとなる。

第１図の回路は、図示のトランジスタ及びダイオードが
ショットキ型のものであれば、満足すべき動作をする。

そのときのスイッチング速度は非常に速い（約数ナノ秒
）である。しかし、トランジスタ及びダイオードが図示
のように通常のバイポーラ型であれば、２つの現象によ
りスイッチング速度が制限される。

第１′に、その回路においていくつかトランジスタが飽
和状態で動作するのであれば、それらのスイッチ・オフ
速度の状態が狭（なる。

第２に、トランジスタのスイッチ・オフの期間で、ミラ
ー効果のためにスイッチング速度が低下する。

一つのトランジスタが飽和状態にあるときに、ベースの
電流■８が比較的に大きく、かつベース電圧がコレクタ
電圧より高いということは、トランジスタのベースに電
荷を蓄積させる原因となる（工。をコレクタ電流とし、
βをトランジスタのゲインとすると、飽和状態では、Ｉ
Ｃ／ＩＢ　＜βとなる）。従って、飽和状態を避けるた
めに、トランジスタが導通状態にあるときはベース電流
を制限するか、又はベースとコレクタとの間の電圧降下
を、しきい値電圧■５より厳密に低（なるように定める
。このしきい値電圧Ｖｓは、実際には、導通状態のとき
にトランジスタのベースとエミッタとの間に存在する電
圧■１にほぼ等しい。

スイッチ・オン時のミラー効果を制限するためには、ベ
ース・コレクタ間の容量の電荷が臨界的となるトランジ
スタの電圧ゲインを制限することである。このベース・
コレクタ間の容量の電荷はベースに到達する電流に起因
している。

第１図の回路において、出力端子４がロー状態にあると
きは、２つのＮＰＮ出力出力トランジスタ及２ＮＰＮ制
御制御トランジスタ及３れぞれコレクタとエミッタとの
間で低い電圧降下を示す。コレクタとエミッタとの間の
電圧差は、ベースとエミッタとの間の電圧降下ＶＩＩＨ
にほぼ等しく、通常は約０．７ｖである。ベースとコレ
クタとの間の電圧降下は、はぼしきい値電圧■８に等し
い。ＮＰＮ出力出力トランジスタ及２ＮＰＮ制御制御ト
ランジスタ及３和状態で動作する。

更に、スイッチ・オンにおいてＮＰＮ制御制御トランジ
スタ及３−ス・コレクタ間の容量の充電は、抵抗ＲＤが
存在するので緩慢である。更に、ＮＰＮ制御制御トラン
ジスタ及３圧ゲインは抵抗ＲＢが存在するために大きい
。従って、ＮＰＮ制御制御トランジスタ及３イッチ・オ
ン時にかなりのミラー効果を示す。

従来の技術では、このような問題点を解決するために、
高速のショットキ・デバイスなしに出力回路を得ようと
していた。このために、主としてプル・ダウン・トラン
ジスタ（Ｔ２）が飽和状態で動作しないようにすること
に努力が注がれていた。

これは一つの改善をもたらす。しかし、公知回路の全て
を考慮すると、これらには、制御段において、導通状態
にあるときに飽和状態で動作するいくつかのトランジス
タ、又は高電圧ゲインを有するいくつかのトランジスタ
を含むことが明らかである。そのベース・コレクタ間の
容量の電荷は臨界的であり、従ってかなりのミラー効果
を示す。

（発明の概要）この発明の目的は、高速度のスイッチング速度を有する
Ｔ　Ｔ　Ｌコンパチブル回路を提供することにある。

この発明は、前記目的を達成するために、飽和状態で動
作するトランジスタや、かなりのミラー効果を示すトラ
ンジスタのない回路を提供するものである。

特に、この発明は、出力端子及び入力端子を有し、ショ
ットキ・デバイスなしに製造され、かつ第１の端子から
第２の端子の電圧よりも高い電圧を送出する電源に接続
された中間段及び出力段を備えたＴＴＬ型回路とコンパ
チブルの出力回路を提供することにある。その出力段は
、コレクタ及びベースをそれぞれ第１抵抗及び第２の抵
抗を介して前記電源の第１の端子に接続した第１のトラ
ンジスタと、アノードを前記第１のトランジスタのエミ
ッタに接続し、カソードを前記出力端子に接続した第１
のダイオードと、コレクタを前記出力端子に接続し、エ
ミッタを前記電源の第２の端子に接続し、ベースを第３
の抵抗に接続し、前記第３の抵抗の残りの端子を前記電
源の前記第２の端子に接続した第２のトランジスタと、
エミッタを第４の抵抗を介して前記第２のトランジスタ
のベースに接続し、コレクタを前記電源の第１の端子に
接続し、ベースを前記入力端子に接続した第３のトラン
ジスタと、アノードを前記入力端子に接続し、カソード
を前記第１のトランジスタのエミッタに接続した第２の
ダイオードとを備えている。

前記中間段は前記第２のトランジスタの制御に対して逆
位相で前記第１のトランジスタを制御するインバータか
らなる。

この発明の実施例によれば、この発明は、コレクタを前
記電源の第１の端子に接続し、エミッタを第５の抵抗を
介して電源の第２の端子に接続し、ベースを前記入力端
子に接続した第４のトランジスタと、ベースを前記第４
のトランジスタのエミッタに接続し、エミッタを前記電
源の第２の端子に接続し、コレクタを前記第１のトラン
ジスタのベースに接続した第５のトランジスタと、アノ
ードを前記入力端子に接続し、カソードを前記第５のト
ランジスタとを備えている。

この発明の以上及び他の目的、特徴並びに効果は、付図
に示す好ましい一実施例についての以下の詳細な説明か
ら明らかである。

（実施例）第２図はこの発明による高速度のスイッチング速度を有
するＴＴＬコンパチブル出力回路を示す。このＴＴＬコ
ンパチブル出力回路は、中間段１１と、電源に接続され
た出力段１２を備えている。

電源のの第３の端子１３は正電圧ｖＣＣを出力し、その
第４の端子１４は接地されている。このＴＴＬコンパチ
ブル出力回路は、入力端子Ａ１及び出力端子Ｓも備えて
いる。

出力段は第１のトランジスタＱ１を備えており、そのコ
レクタＣ１及びベースＢｌがそれぞれ第１の抵抗Ｒ１及
び第２の抵抗Ｒ２を介して電源の第３の端子１３に接続
されている。バイポーラ型のトランジスタＱ１のエミッ
タはダイオードＤｌのアノード９に接続され、そのカソ
ードは第２のトランジスタＱ２のコレクタＣ２及び当該
回路の出力端子Ｓに接続されている。トランジスタＱ２
はそのエミッタを接地し、そのベースＢ２を第１に抵抗
Ｒ３を介して接地し、第２に抵抗Ｒ４を介して第３のト
ランジスタＱ３のエミッタＥ３に接続し、そのコレクタ
Ｃ３を電源の第３の端子１３に接続している。トランジ
スタＱ３のベースＢ３は、ダイオードＤ４のアノード１
５に接続され、そのカソード１６が入力端子ＡＩに接続
され、ダイオードＤ２のアノード１７に接続され、その
カソード１８がトランジスタＱ１のエミッタＥ１に接続
されている。

中間段１１はインバータからなる。このインバータは、
トランジスタＱ４からなり、そのコレクタＣ４が電源の
端子１３に接続され、そのエミッタＥ４が抵抗Ｒ５を介
して接地されている。トランジスタＱ４のベース旧は、
第１にダイオードＤ５のアノード２０に接続され、その
カソード２１が入力端子Ａ１に接続され、第２にダイオ
ードＤ３のアノード２２に接続され、そのカソード２３
がトランジスタＱ５のコレクタＣ５に接続されている。

トランジスタＱ５はベースＢ５をトランジスタＱ４のエ
ミッタＥ４に接続し、そのエミッタＥ５を接地している
。

抵抗Ｒ６は電源の端子１３とダイオードＤ４のアノード
１５との間に接続されている。抵抗Ｒ７は電源の端子１
３と、ダイオードＤ５のアノード２０との間に接続され
ている。

がロー・レベルのときの入力端子Ａ１がロー・レベルに設定されたときは、ダイ
オードＤ４は順バイアスされる。トランジスタＱ３のベ
ースＢ３における電圧はロー・レベルであり、トランジ
スタＱ３は遮断状態にある。そのときは、トランジスタ
Ｑ２のベースＢ２の電圧もロー・レベルであり、トラン
ジスタＱ２も遮断状態にある。更に、ダイオードＤ５は
順バイアスされており、トランジスタＱ４及びＱ５は遮
断状態にある。トランジスタＱ５が遮断状態にあり、ダ
イオードＤ３が逆バイアスされているので、トランジス
タＱｌのベースの電圧はハイ・レベルであり、ダイオー
ドＤｉは順バイアスされている。出力端子Ｓはハイ・レ
ベル状態である。

出力端子Ｓがハイ・レベル状態にあるときは、出力端子
Ｓを介して流れる電流は、高々４００μＡであり、小さ
い。そのときの第１の抵抗Ｒ１は、例えば５０Ωの値に
等しく、非常に小さい。その端子間の電圧降下は２０ｍ
Ａである。トランジスタのゲインの値が１００のときは
、抵抗Ｒ２には４μＡの電流が流れる。抵抗Ｒ２の値が
１００Ωのときは、その端子間の電圧降下は４ｍＶであ
り、トランジスタＱｌのベースとコレクタとの間の電圧
降下は１６ｍＶに等しい。この電圧降下は、トランジス
タＱ１を飽和状態で動作させるためには低過ぎる。

抵抗Ｒ６及びＲ７は、数１０Ωの高抵抗値を有し、特に
出力回路の消費電力及び入力端子Ａ１に接続されている
制御回路の充電電流を制限している。トランジスタＱ３
及びＱ４のベース・コレクタ間の容量の充電は、それぞ
れ抵抗Ｒ６及びＲ７を介して行なわれる。このベース・
コレクタ間の容量を充電する電流は、これらの２つのト
ランジスタＱ３及びＱ４にとって臨界的である。この出
力回路においては、これらのコレクタに関連した充電は
存在しない。従って、これらの電圧ゲインはＯであり、
スイッチ・オン時に、即ち入力端子Ａｌがロー・レベル
からハイ・レベルに切り換わったときに、トランジスタ
Ｑ３及びＱ４がミラー効果を示すことはない。

トランジスタＱ５はそのベースをトランジスタＱ４のエ
ミッタに接続している。トランジスタＱ４は出力インピ
ーダンスがトランジスタＱ５に比較して低い。更に、ト
ランジスタＱ４は、導通状態に設定されると、高いトラ
ンジェント電流が流れてから（即ち、トランジスタＱ５
及びダイオードＤ３が連続的な導通状態にセットされる
と）、更に低い平衡値で安定する。トランジスタＱ５が
導通状態にセットされたときは、トランジスタＱ５のベ
ース・コレクタ間の容量を充電する電流が非常に太き（
、その容量の充電は臨界的とならない。更に、トランジ
スタＱ５はそのコレクタが約数にΩの低い値を有する抵
抗Ｒ２に接続している。トランジスタＱ５はスイッチ・
オン時に実質的にミラー効果を発生することはない。

トランジスタＱ２はそのベースを抵抗Ｒ４を介してトラ
ンジスタＱ３のエミッタに接続している。抵抗Ｒ４の値
は約数１００Ωである。トランジスタＱ３の入力インピ
ーダンスは低い。トランジスタＱ３は、導通状態にセッ
トされたときは、高いトランジェント・モードの電流が
流れる。トランジスタＱ２のベース・コレクタ間の容量
を充電する電流は大きく、充電電流は臨界的ではない。

更に、このトランジスタＱ２には、出力がロー・レベル
のときは、比較的に大きな約２０ｍＡの電流が流れる。

この電流はコレクタにおける比較的に小さな充電に対応
している。トランジスタＱ２はスイッチ・オン時に実質
的にミラー効果を示すことはない。

がハイ・レベルのときの　　の入力端子Ａｌはハイ・レベルにあるときは、ダイオード
Ｄ５は逆バイアスされている。従って、トランジスタＱ
５のベースの電圧もハイ・レベルであり、トランジスタ
Ｑ５は導通状態にある。更に、ダイオードＤ３は順バイ
アスされており、トランジスタＱｌは遮断状態にある。

全てのトランジスタは、それぞれが導通状態にあるとき
は、ベースとエミッタとの間の電圧降下ＶＢＥが同一で
ある。また、順バイアスされたダイオードの電圧降下が
ほぼ電圧降下■Ｂｌ：にほぼ等しいとものとすると、ト
ランジスタＱ５のベースにおける電圧はＶＢＥに等しく
、トランジスタＱ４のベースにおける電圧は２Ｖｎｔに
等しい。ダイオードＤ３のカソード２３における電圧、
即ちトランジスタＱ５のコレクタＣ５における電圧は、
はぼＶＢ４に等しい。

トランジスタｑ２は導通状態にあり、そのベースＢ２に
おける電圧はＶＢＥに等しい。抵抗Ｒ４にはＲ１４が流
れ、トランジスタＱ３のエミッタＥ３における電圧はＶ
ＢＥ＋Ｒ４Ｘ　ＩＥ＋に等しい。そのときのトランジス
タＱ３のベースにおける電圧は２ＶＢＥ＋Ｒ４Ｘ　Ｉｉ
ａである。ダイオードＤ２のカソード１８における電圧
は、ＶＢＥ＋Ｒ４Ｘ　ＩＥ３に等しい。そのときのトラ
ンジスタＱ２のコレクタＣ２における電圧はほぼＲ４Ｘ
Ｉ。３に等しい。抵抗Ｒ３及びＲ４の値は、トランジス
タｑ２のコレクタにおける電圧、即ち出力端子Ｓにおけ
る電圧は、数１００ｍＶ　、例えば３００ｍＶに等しい
。

この電圧は、トランジスタＱ２を飽和状態で動作させな
いようにするために十分なものである。実際には、ベー
スとコレクタとの間に電圧降下は、約７００ｍＶ　−３
００ｍＶ　＝４００ｍＶであり、しきい値電圧ｖＳより
も低い。

トランジスタＱ３が導通状態にあるときは、そのベース
における電圧は２ＶＢＥ＋Ｒ４Ｘ　ＩＥ３であることが
解った。抵抗Ｒ４の値は数１００Ω、例えば３００Ωで
あり、電流ＩＥ２は約１ｍＡである。従って、トランジ
スタＱ３のベース電圧は約１．７ｖである。トランジス
タＱ３のコレクタにおける電圧は、例えば５ｖに等しい
電源の正電圧■ＣＣであり、ベースにおける電圧よりか
なり高いので、トランジスタＱ３が飽和状態で動作する
ことはない。

第３図は、第２図の出力段１２を示しており、ダイオー
ドＤ２のアノード１７とトランジスタＱ３のベースＢ３
との間の接続については第２図の接続と異なる方法によ
り示されている。出力段は第２図及び第３図と同一であ
る。しかし、第３図では、入力端子Ａ１がハイ・レベル
にあるときに、入力端子ＡＩの動作をよく理解できるよ
うにしである。

即ち、入力端子ＡＩがハイ・レベルにあるときは、ダイ
オードＤ４は逆バイアスされる。トランジスタＱ３は導
通状態にある。ダイオードＤ２及びＤｌは順バイアスさ
れている。トランジスタＱ３のベースにおける電流ｉＢ
３は、出力端子Ｓに印加される電流ＩＯＬの値に依存し
ている。実際には、電流ｉａ３とＩＯＬとの間の関係は
、次のように定められる。

ＩＥｌｌをトランジスタＱ３のエミッタにおける電流β
３をトランジスタＱ３のゲインとすると、電流ｉｓａは
、１ｓ３＝ＩＥａ／（β３＋１）である。他方、ｉａｚをトランジスタＱ２のベースにお
ける電流とすると、電流工。３は、１ｔ３＝　ｉｎ２＋Ｖ＋＋ｔ／Ｒ３である。従って、次式が得られる。

ｉＢ３　”ｉＢ２／（β３＋１）　＋Ｖａｔ／（１３ｓ
＋１）Ｒ３（１）トランジスタＱ２のコレクタにおける
電流Ｉ。２は、電流■。ＬとダイオードＤ１を流れる電
流■８との和である。β２をトランジスタのゲインとす
ると、ｉｎ□＝（Ｉｘ　＋ｌ０Ｌ）／β２が得られる。トランジスタＱ１は遮断状態にあるので、
ダイオードＤ２にも電流Ｉｘが流れる。トランジスタＱ
３のベースは抵抗Ｒ６を介して電源の端子１３に接続さ
れているので、電流Ｉ＝ｉａ、＋Ｉ、は一定である。

従って、電流Ｌ＋□は１ｎ２＝（Ｉ−Ｌ＋３＋ＩｏＬ）／β２により定められ
る。

従って、トランジスタＱ３のベースにおける電流は、従って、従って、電流Ｌａａ及びＩＯＬはｉｓ３＝ＭＩＯＬ＋Ｐ
の式により関係付けられる。ただし、Ｍ及びＰは一定で
ある。Ｍは正の一定値であるから、出力端子Ｓに供給さ
れる電流■。Ｌが増加すると、電流ＩＢ３も増加する。

式（１）の関係では、電流ＬＢ２が増加すると、電流Ｉ
Ｃ２を増加させ、この電流ＩＣ２が電流■。、の増加を
吸収する。

トランジスタｑ４が導通状態のときにトランジスタＱ４
のベース電圧が２■ＢＥであることは、以上で述べた。

トランジスタＱ４のコレクタにおける電圧は、電源の正
電圧ｖＣＣであり、ベースにおける電圧よりかなり高い
。従って、トランジスタＱ４は飽和状態では動作するこ
とはない。

トランジスタＱ５が導通状態にあるときは、トランジス
タＱ５のコレクタＣ５における電圧もほぼ−ＶＢＨに等
しいことも述べた。ベース・コレクタ間の電圧降下はほ
とんど０であり、トランジスタｑ５は飽和状態で動作す
ることはない。

抵抗Ｒ２はほぼ数にΩの低い値を有する。入力端子Ａｌ
がハイ・レベルからロー・レベルに切換わると、トラン
ジスタＱ１のベース・コレクタ間の容量が大きな電流に
より充電されるので、その充電電流は臨界的なものとは
ならない。更に、第１の抵抗Ｒ１の値は非常に低い値（
約５０＋ｎΩ）であり、トランジスタｑ１の電圧ゲイン
は制限される。トランジスタＱ１は、スイッチ・オン時
に非常に小さなミラー効果しか示さない。

各回路状態において、飽和状態で動作する導通トランジ
スタは存在せず、またスイッチ・オン時に無視できない
ミラー効果を示す遮断状態のトランジスタも存在しない
ことが明らかとなった。従って、この回路のスイッチン
グ速度は（約１〜２ｎｓ）高速化される。

この発明による回路を２つのインバータ段により構築し
てもよいことに注意すべきである。これまでは、このよ
うな場合に２つのインバータをそれぞれＴＴＬコンパチ
ブルにする必要があるとされていた。第２図の回路では
、中間段１１を形成するインバータの出力部がトランジ
スタＱ５のコレクタＣ５からなる。トランジスタＱ５の
コレクタにおける電圧は、はぼＶＢＥに等しく、これに
よりトランジスタＱ５を飽和状態で動作させないことが
明らかとなった。インバータの出力電圧は、ＴＴＬ回路
の最小コンパチブル電圧（０，４Ｖ）より高く、従来の
技術で一般に認容されている前述の設定と異なる。

この発明の特徴によれば、トランジスタＱ３のエミッタ
は２つの抵抗Ｒ４及びＲ３を介して接地され、一方トラ
ンジスタＱ４のエミッタは抵抗Ｒ５のみを介して接地さ
れる。抵抗Ｒ４の存在により、入力端子Ａｌがロー・レ
ベルからハイ・レベルへ遷移する期間において、トラン
ジスタＱ４に続いてトランジスタＱ３を導通状態にさせ
る。これは、トランジスタＱｌ及びＱ２を同時にスイッ
チさせる代りに、トランジスタＱｌをスイッチ・オフに
した後にトランジスタＱ２をスイッチ・オンさせる利点
がある。同様に、入力端子Ａ１がハイ・レベルからロー
・レベルへ遷移する期間において、トランジスタ岨をス
イッチ・オンする前に、トランジスタ。２をスイッチ・
オフさせる。従って、トランジスタ。２はトランジスタ
Ｑ１からの電力を消費することはなく、トランジェント
・モードで当該出力回路の電力消費を減少させる。

第１の変形例として、トランジスタＱ３、Ｑ４及びＱ５
の大きさは、導通状態におけるトランジスタｑ４及びＱ
５のベース・エミッタ電圧が導通状態におけるトランジ
スタＱ３のベース・エミッタ電圧より低くなるようにす
るものである。実際には、パイポ−ラ・トランジスタの
エミッタの大きさを増加させると、導通状態にあるトラ
ンジスタのベース・エミッタ電圧ＶＩＥを減少させる。

また、エミッタの大きさを減少させると、ベース・エミ
ッタ電圧ＶＢＥを増加させる。従って、これは、トラン
ジスタＱｌ及びｑ２のスイッチング位相間における抵抗
Ｒ４が存在するために、最初は時間の関数としてシフト
効果を増大させる（トランジスタｑ２の大きさは、出力
端子Ｓに供給される電流の大きさの関数としてセットさ
れる）。これを、ダイオードＤＩ。

Ｄ２及びＤ３の大きさにしてもよい。トランジスタ及び
ダイオードの大きさの変更は、特に入力端子ＡＩの制御
信号の立ち上がり時間、又は立ち下がり時間が長い場合
に適用される。

第２の変形例として、ＴＴＬコンパチブル出カ出路回路
加的な入力端子を備えてもよい。例えば、第２の入力端
子Ａ２を第２図に示す。入力端子Ａ２はダイオードＤ４
−１のカソード３ｏに接続され、そのアノード３１はダ
イオードＤ４のアノード１５に接続されている。更に、
入力端子Ａ２はダイオードＤ５−１のカソード３２に接
続され、そのアノード３３はダイオードＤ５のアノード
２０に接続されている。

第３の変形例として、抵抗Ｒ４の端子にコンデンサＣを
接続する（第３図では点線により示す。）入力端子Ａ１
がロー・レベルからハイ・レベルに切換えられたときは
、トランジスタＱ３のエミッタにおける電流工。３は、
抵抗Ｒ４及びコンデンサＣに分流れる。遷移モードでは
、充電電流Δｉ＝ＣΔＶ／ΔｔがコンデンサＣに流れる
。この電流は抵抗Ｒ４を流れる電流に加算される。従っ
て、コンデンサＣが存在するために、遷移モードではト
ランジスタＱ２のベースにおける電流が多（、トランジ
スタＱ２は出力端子Ｓから流れ込む電流をより急速に吸
収する。

【図面の簡単な説明】

第１図は従来の出力回路の回路図、第２図はこの発明による出力回路の回路図、第３図は第
２図の出力回路の一部分の回路図である。Ｃ，Ｃ１〜Ｃ５・・・コレクタ、Ｄ１〜Ｄ５．　Ｄ４−１．、Ｄ５−１・・・ダイオード
、Ｑ１〜Ｑ５．Ｔｌ〜Ｔ２・・・トランジスタ、Ｒ１〜
Ｒ５，ＲＡ、　ＲＤ・・・抵抗。

Claims

【特許請求の範囲】

（１）出力端子（Ｓ）及び入力端子（Ａ１）を有し、シ
ョットキ・デバイスなしに製造され、かつ電源に接続さ
れた中間段（１１）及び出力段（１２）を備えると共に
、前記電源の第１の端子（１３）からその第２の端子（
１４）の電圧よりも高い電圧を出力するＴＴＬコンパチ
ブル出力回路において、前記出力段は、コレクタ（Ｃ１）及びベース（Ｂ１）をそれぞれ第１の
抵抗（Ｒ１）及び第２の抵抗（Ｒ２）を介して電源の第
１の端子に接続した第１のトランジスタ（Ｑ１）と、ア
ノード（９）を第１のトランジスタのエミッタ（Ｅ１）
に接続し、カソード（１０）を出力端子に接続した第１
のダイオード（Ｄ１）と、コレクタ（Ｃ２）を前記出力端子に接続し、エミッタ（
Ｅ２）を前記電源の第２の端子に接続し、ベース（Ｂ２
）を第３の抵抗（Ｒ３）に接続し、前記第３の抵抗（Ｒ
３）の残り端子を前記電源の前記第２の端子に接続した
第２のトランジスタ（Ｑ２）と、エミッタ（Ｅ）を第４の抵抗（Ｒ４）を介して前記第２
のトランジスタのベースに接続し、コレクタ（Ｃ３）を
前記電源の第１の端子に接続し、ベースを入力端子に接
続した第３のトランジスタ（Ｑ３）と、アノード（１７
）を前記入力端子に接続し、カソード（１８）を前記第
１のトランジスタのエミッタに接続した第２のダイオー
ド（Ｄ２）とを備え、かつ前記中間段は前記第２のトラ
ンジスタの制御に対して逆位相で前記第１のトランジス
タを制御するインバータからなることを特徴とするＴＴＬコンパチブル出力回路。
（２）請求項１記載のＴＴＬコンパチブル出力回路にお
いて、前記インバータの出力電圧はＴＴＬコンパチブル回路の
最小コンパチブル電圧より常に高いことを特徴とするＴ
ＴＬコンパチブル出力回路。
（３）請求項１記載のＴＴＬコンパチブル出力回路にお
いて、コレクタ（Ｃ４）を前記電源の第１の端子（１３）に接
続し、エミッタ（Ｅ４）を第５の抵抗（Ｒ５）を介して
前記電源の第２の端子（１４）に接続し、ベース（Ｂ４
）を前記入力端子（Ａ１）に接続した第４のトランジス
タ（Ｑ４）と、ベース（Ｂ５）を前記第４のトランジスタのエミッタに
接続し、エミッタ（Ｅ５）を前記電源の第２の端子に接
続し、コレクタ（Ｃ５）を前記第１のトランジスタのベ
ース（Ｂ１）に接続した第５のトランジスタ（Ｑ５）と
、アノード（２２）を前記入力端子に接続し、カソード（
２３）を前記第５のトランジスタのコレクタに接続して
いる第３のダイオード（Ｄ３）とを備えていることを特徴とするＴＴＬコンパチブル出
力回路。
（４）請求項３記載のＴＴＬコンパチブル出力回路にお
いて、前記出力段は更にアノード（１５）を第３のトランジス
タ（Ｑ３）のベースに接続し、カソード（１６）を前記
入力端子（Ａ１）に接続した第４のダイオード（Ｄ４）
を備え、前記インバータは更にアノード（２０）を前記第４のト
ランジスタ（Ｑ４）のベース（Ｂ４）に接続し、カソー
ド（２１）を前記入力端子（Ａ１）に接続した第５のダ
イオード（Ｄ５）を備えたことを特徴とするＴＴＬコンパチブル出力回路。
（５）請求項４記載のＴＴＬコンパチブル出力回路にお
いて、第１の入力端子（Ａ１）と、第２の入力端子（Ａ２）と
を少なくとも備え、前記第２の入力端子（Ａ２）は、第１に第６のダイオー
ド（Ｄ４−１）のカソード（３０）に接続され、第２に
第７のダイオード（Ｄ５−１）のカソード（３２）に接
続され、前記第６のダイオード（Ｄ４−１）のアノード（３１）
は前記第４のダイオード（Ｄ４）のアノード（１５）に
接続され、前記第７のダイオード（Ｄ５−１）のアノード（３３）
は第５のダイオード（Ｄ５）のアノード（２０）に接続
されていることを特徴とするＴＴＬコンパチブル出力回路。
（６）請求項１記載のＴＴＬコンパチブル出力回路にお
いて、前記第４の抵抗（Ｒ４）の端子間にコンデンサ（Ｃ）を
接続したことを特徴とするＴＴＬコンパチブル出力回路。
（７）請求項３記載のＴＴＬコンパチブル出力回路にお
いて、前記第３、第４及び第５のトランジスタ（Ｑ３、Ｑ４、
Ｑ５）の大きさは、導通状態にある前記第４及び第５の
トランジスタ（Ｑ４、Ｑ５）のベース・エミッタ電圧が
導通状態にある前記第３のトランジスタ（Ｑ３）のベー
ス・エミッタ電圧より低くなるようにしたことを特徴と
するＴＴＬコンパチブル出力回路。