JP2586601B2 - カレントミラー回路 - Google Patents
カレントミラー回路Info
- Publication number
- JP2586601B2 JP2586601B2 JP63248181A JP24818188A JP2586601B2 JP 2586601 B2 JP2586601 B2 JP 2586601B2 JP 63248181 A JP63248181 A JP 63248181A JP 24818188 A JP24818188 A JP 24818188A JP 2586601 B2 JP2586601 B2 JP 2586601B2
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- Japan
- Prior art keywords
- transistor
- current mirror
- current
- collector
- base
- Prior art date
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- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はバイポーラ回路を有する集積回路に用いられ
るカレントミラーに関するものである。
るカレントミラーに関するものである。
従来の技術 従来から、カレントミラー回路をオン，オフさせるた
めに第３のような回路が用いられる。
めに第３のような回路が用いられる。
第３図に於いてNPNトランジスタ11〜13および抵抗14,
15はカレントミラー回路を構成し、16はカレントミラー
回路をオン，オフさせるための制御用トランジスタ、17
は電流制限用抵抗、19は制御電圧入力端子、20は基準電
流入力端子、21は電流出力端子である。制御電圧入力端
子19に制御電圧を加えトランジスタ16をオンさせると基
準電流入力端子20の電位がさがり、基準電流源18からの
電流はほとんどトランジスタ16を流れるとともにカレン
トミラー回路が停止する。
15はカレントミラー回路を構成し、16はカレントミラー
回路をオン，オフさせるための制御用トランジスタ、17
は電流制限用抵抗、19は制御電圧入力端子、20は基準電
流入力端子、21は電流出力端子である。制御電圧入力端
子19に制御電圧を加えトランジスタ16をオンさせると基
準電流入力端子20の電位がさがり、基準電流源18からの
電流はほとんどトランジスタ16を流れるとともにカレン
トミラー回路が停止する。
発明が解決しようとする課題 しかし、前記第３図に示された従来の回路ではカレン
トミラー回路を停止させるために、制御電圧入力端子に
制御電圧Ｅを加えて、トランジスタ16をオンさせ、トラ
ンジスタ11、12を遮断状態にする。この時、トランジス
タ16は飽和状態になり、ベースへ注入される少数キャリ
アの注入量が過剰な状態になり、次にトランジスタ16を
遮断状態にする時、トランジスタ16を飽和状態から遮断
状態に移行させるまでの時間が長くなる。さらに、カレ
ントミラー回路が完全に遮断されているため寄生の接合
容量が大きくなっているので、遮断状態から抜けるには
充電により遅延時間を生じる。第４図は、第３図中の制
御電圧入力端子16のコレクタ電流の動作波形を示し、ス
イッチング速度が遅くなるということが問題であった。
なお、第３図中トランジスタ16の電流を制限する目的で
抵抗17を設けているため、それを取り除くことはできな
い。
トミラー回路を停止させるために、制御電圧入力端子に
制御電圧Ｅを加えて、トランジスタ16をオンさせ、トラ
ンジスタ11、12を遮断状態にする。この時、トランジス
タ16は飽和状態になり、ベースへ注入される少数キャリ
アの注入量が過剰な状態になり、次にトランジスタ16を
遮断状態にする時、トランジスタ16を飽和状態から遮断
状態に移行させるまでの時間が長くなる。さらに、カレ
ントミラー回路が完全に遮断されているため寄生の接合
容量が大きくなっているので、遮断状態から抜けるには
充電により遅延時間を生じる。第４図は、第３図中の制
御電圧入力端子16のコレクタ電流の動作波形を示し、ス
イッチング速度が遅くなるということが問題であった。
なお、第３図中トランジスタ16の電流を制限する目的で
抵抗17を設けているため、それを取り除くことはできな
い。
課題を解決するための手段 本発明は、各エミッタ回路を第１の電源端（V2）に共
通接続すると共に各ベースを共通接続した一導電型の第
1,第２のトランジスタ（1,2）と、前記第1,第２のトラ
ンジスタのベース共通接続点にエミッタを接続し、コレ
クタを第２の電源端（V1）に接続すると共にベースを第
２のトランジスタ（２）のコレクタに接続する一導電型
の第３のトランジスタ（３）とを具備し、前記第２のト
ランジスタ（２）のコレクタに基準電流源（７）からの
入力電流を与え、前記第１のトランジスタ（１）のコレ
クタを定電流出力端とするカレントミラー回路におい
て、 前記第３のトランジスタのベースにエミッタを接続し、
前記第１の電源端にコレクタを接続する逆導電型の第４
のトランジスタ（６）を設け、前記第４のトランジスタ
のベースにスイッチング信号を与えることを特徴とする
カレントミラー回路である。
通接続すると共に各ベースを共通接続した一導電型の第
1,第２のトランジスタ（1,2）と、前記第1,第２のトラ
ンジスタのベース共通接続点にエミッタを接続し、コレ
クタを第２の電源端（V1）に接続すると共にベースを第
２のトランジスタ（２）のコレクタに接続する一導電型
の第３のトランジスタ（３）とを具備し、前記第２のト
ランジスタ（２）のコレクタに基準電流源（７）からの
入力電流を与え、前記第１のトランジスタ（１）のコレ
クタを定電流出力端とするカレントミラー回路におい
て、 前記第３のトランジスタのベースにエミッタを接続し、
前記第１の電源端にコレクタを接続する逆導電型の第４
のトランジスタ（６）を設け、前記第４のトランジスタ
のベースにスイッチング信号を与えることを特徴とする
カレントミラー回路である。
作用 このようにすれば、接地電位である０（Ｖ）から電源
電圧の範囲で与えられる通常のスイッチング信号が、第
４のトランジスタ６のベースに与えられたとすると、ス
イッチング信号のレベルが０（Ｖ）の時、第４のトラン
ジスタ６は通常の導通状態で動作し、エミッタ電位は接
地電位よりもベース・エミッタ間電圧分しか高くならな
いため、第１、第２トランジスタ１、２並びに第３のト
ランジスタ３は遮断状態となる。ここで、第１、第２の
トランジスタ１、２並びに第３のトランジスタ３の遮断
状態というのは、導通状態切り替えに向けての待機状態
と考えられる。すなわち、トランジスタの順方向のベー
ス・エミッタ間電圧をVBEとすると、遮断状態における
第４のトランジスタのエミッタ電位に接続された第３の
トランジスタのベース電位は１VBEとなり、第３又は第
１若しくは第２のトランジスタには順方向電圧としてそ
れぞれ（1/2）VBEが印加されるので、完全な遮断状態で
はない。この状態で定電流出力端（トランジスタ１のコ
レクタ）の出力電流はゼロになる。
電圧の範囲で与えられる通常のスイッチング信号が、第
４のトランジスタ６のベースに与えられたとすると、ス
イッチング信号のレベルが０（Ｖ）の時、第４のトラン
ジスタ６は通常の導通状態で動作し、エミッタ電位は接
地電位よりもベース・エミッタ間電圧分しか高くならな
いため、第１、第２トランジスタ１、２並びに第３のト
ランジスタ３は遮断状態となる。ここで、第１、第２の
トランジスタ１、２並びに第３のトランジスタ３の遮断
状態というのは、導通状態切り替えに向けての待機状態
と考えられる。すなわち、トランジスタの順方向のベー
ス・エミッタ間電圧をVBEとすると、遮断状態における
第４のトランジスタのエミッタ電位に接続された第３の
トランジスタのベース電位は１VBEとなり、第３又は第
１若しくは第２のトランジスタには順方向電圧としてそ
れぞれ（1/2）VBEが印加されるので、完全な遮断状態で
はない。この状態で定電流出力端（トランジスタ１のコ
レクタ）の出力電流はゼロになる。
次に遮断状態から導通状態への切り替えにおいて、ス
イッチング信号のレベルが電源電圧の近傍の電位に上昇
する時は、第４のトランジスタのベース、エミッタ間が
逆バイアスされて、第４のトランジスタ６が遮断状態と
なる。第４のトランジスタのVBEが逆バイアスされて遮
断されると、前記の完全に遮断状態でない第３又は第１
若しくは第２のトランジスタの順方向電圧は急速に上昇
する。そして、第２のトランジスタ２のコレクタに与え
られる入力電流に対応したベース・エミッタ間電圧で第
１、第２のトランジスタが並列動作するので、入力電流
に対応した定電流が定電流出力端から出力する。
イッチング信号のレベルが電源電圧の近傍の電位に上昇
する時は、第４のトランジスタのベース、エミッタ間が
逆バイアスされて、第４のトランジスタ６が遮断状態と
なる。第４のトランジスタのVBEが逆バイアスされて遮
断されると、前記の完全に遮断状態でない第３又は第１
若しくは第２のトランジスタの順方向電圧は急速に上昇
する。そして、第２のトランジスタ２のコレクタに与え
られる入力電流に対応したベース・エミッタ間電圧で第
１、第２のトランジスタが並列動作するので、入力電流
に対応した定電流が定電流出力端から出力する。
続いて、導通状態から遮断状態への切り替えにおいて
は、第４のトランジスタ６のベースに加えられるスイッ
チング信号のレベルが高電位から0Vに変化するとこの第
４のトランジスタ６のエミッタは低インピーダンス故に
急速に２VBEから１VBEに変化する。
は、第４のトランジスタ６のベースに加えられるスイッ
チング信号のレベルが高電位から0Vに変化するとこの第
４のトランジスタ６のエミッタは低インピーダンス故に
急速に２VBEから１VBEに変化する。
そして、スイッチング信号のレベルが高い時にも、低
い時にも、第４のトランジスタ６は常に飽和状態になら
ずに、ベースに入力されるスイッチング信号をカレント
ミラー回路の入力（第３のトランジスタ３のベース）に
伝達するので、カレントミラー回路の出力電流を高速に
スイッチング制御することができる。
い時にも、第４のトランジスタ６は常に飽和状態になら
ずに、ベースに入力されるスイッチング信号をカレント
ミラー回路の入力（第３のトランジスタ３のベース）に
伝達するので、カレントミラー回路の出力電流を高速に
スイッチング制御することができる。
実施例 第１図は本発明の実施例に於けるカレントミラー回路
を示すものである。１〜３はそれぞれ第１〜第３のトラ
ンジスタ、4,5はそれぞれ第1,第２の抵抗、６は第４の
トランジスタ、７は基準電流源、８は制御電圧入力端
子、９は基準電流入力端子、10は電流出力端子である。
以下第１図に従って動作を説明する。
を示すものである。１〜３はそれぞれ第１〜第３のトラ
ンジスタ、4,5はそれぞれ第1,第２の抵抗、６は第４の
トランジスタ、７は基準電流源、８は制御電圧入力端
子、９は基準電流入力端子、10は電流出力端子である。
以下第１図に従って動作を説明する。
第４のトランジスタ６がオフの時、第１〜第３のトラ
ンジスタと第1,第２の抵抗で構成されるカレントミラー
は動作している。ここで、トランジスタの順方向のベー
ス・エミッタ間電圧をVBEとすると、この時の基準電流
入力端子９の電位はほぼ２VBEと第２の抵抗に発生する
電圧の和となり、この電位よりも端子９の電位を高くす
れば第４のトランジスタをオフできる。
ンジスタと第1,第２の抵抗で構成されるカレントミラー
は動作している。ここで、トランジスタの順方向のベー
ス・エミッタ間電圧をVBEとすると、この時の基準電流
入力端子９の電位はほぼ２VBEと第２の抵抗に発生する
電圧の和となり、この電位よりも端子９の電位を高くす
れば第４のトランジスタをオフできる。
次に、端子８を電源V2に接続すると、端子９の電位は
１VBEとなり、第2,第３のトランジスタはオフし、続い
て第１のトランジスタもオフし、カレントミラーは停止
する。
１VBEとなり、第2,第３のトランジスタはオフし、続い
て第１のトランジスタもオフし、カレントミラーは停止
する。
このようにして、カレントミラーをオン，オフさせる
ことができるが、とくに、端子８をV2に接続したとき、
カレントミラーがオンしていると、第４のトランジスタ
６はベースとコレクタの電位が等しくなるので飽和しな
いと同時に、当該第４のトランジスタ６の導通状態でカ
レントミラー回路を完全に遮断しないので、第３のトラ
ンジスタのベースを高速にスイッチング制御することが
でき、その結果カレントミラーのスイッチング速度が高
速になる。
ことができるが、とくに、端子８をV2に接続したとき、
カレントミラーがオンしていると、第４のトランジスタ
６はベースとコレクタの電位が等しくなるので飽和しな
いと同時に、当該第４のトランジスタ６の導通状態でカ
レントミラー回路を完全に遮断しないので、第３のトラ
ンジスタのベースを高速にスイッチング制御することが
でき、その結果カレントミラーのスイッチング速度が高
速になる。
発明の効果 本発明によれば、ゼロ電位から電源電圧までフルスイ
ングするようなスイッチング信号を第４のトランジスタ
のベースに入力しても、第４のトランジスタは飽和状態
にならないと同時に、当該第４のトランジスタ６の導通
状態でカレントミラー回路を完全に遮断させないので、
スイッチング動作する定電流源の高速化に好適である。
ングするようなスイッチング信号を第４のトランジスタ
のベースに入力しても、第４のトランジスタは飽和状態
にならないと同時に、当該第４のトランジスタ６の導通
状態でカレントミラー回路を完全に遮断させないので、
スイッチング動作する定電流源の高速化に好適である。
第１図は本発明の一実施例に係わるカレントミラー回路
の回路図、第２図はそのスイッチング特性を示す動作波
形図、第３図は従来のカレントミラー回路を示す回路
図、第４図は第３図中のトランジスタ16のスイッチング
特性を示す動作波形図である。 １〜３……第１〜第３のトランジスタ、4,5……抵抗、
６……第４のトランジスタ、７……基準電流源、８……
制御電圧入力端子、９……基準電流入力端子、10……定
電流出力端子。
の回路図、第２図はそのスイッチング特性を示す動作波
形図、第３図は従来のカレントミラー回路を示す回路
図、第４図は第３図中のトランジスタ16のスイッチング
特性を示す動作波形図である。 １〜３……第１〜第３のトランジスタ、4,5……抵抗、
６……第４のトランジスタ、７……基準電流源、８……
制御電圧入力端子、９……基準電流入力端子、10……定
電流出力端子。
Claims (1)
- 【請求項１】各エミッタ回路を第１の電源端に共通接続
すると共に各ベースを共通接続した一導電型の第1,第２
のトランジスタと、 前記第1,第２のトランジスタのベース共通接続点にエミ
ッタを接続し、コレクタを第２の電源端に接続すると共
にベースを第２のトランジスタのコレクタに接続する一
導電型の第３のトランジスタとを具備し、 前記第２のトランジスタのコレクタに基準電流源からの
入力電流を与え、前記第１のトランジスタのコレクタを
定電流出力端とするカレントミラー回路において、 前記第３のトランジスタのベースにエミッタを接続し、
前記第１の電源端にコレクタを接続する逆導電型の第４
のトランジスタを設け、前記第４のトランジスタのベー
スにスイッチング信号を与えることを特徴とするカレン
トミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248181A JP2586601B2 (ja) | 1988-09-30 | 1988-09-30 | カレントミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248181A JP2586601B2 (ja) | 1988-09-30 | 1988-09-30 | カレントミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0296411A JPH0296411A (ja) | 1990-04-09 |
| JP2586601B2 true JP2586601B2 (ja) | 1997-03-05 |
Family
ID=17174404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63248181A Expired - Lifetime JP2586601B2 (ja) | 1988-09-30 | 1988-09-30 | カレントミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586601B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617915B2 (en) * | 2001-10-24 | 2003-09-09 | Zarlink Semiconductor (U.S.) Inc. | Low power wide swing current mirror |
| US7746590B2 (en) * | 2004-10-06 | 2010-06-29 | Agere Systems Inc. | Current mirrors having fast turn-on time |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571304A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Protection circuit for power output circuit |
| JPS55115709A (en) * | 1979-02-27 | 1980-09-05 | Mitsubishi Electric Corp | Current miller circuit |
| JPS5639608A (en) * | 1979-09-07 | 1981-04-15 | Hitachi Ltd | Current miller circuit |
| JPS60103811A (ja) * | 1983-11-11 | 1985-06-08 | Hitachi Ltd | カレントミラ− |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126544U (ja) * | 1977-03-15 | 1978-10-07 |
-
1988
- 1988-09-30 JP JP63248181A patent/JP2586601B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5571304A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Protection circuit for power output circuit |
| JPS55115709A (en) * | 1979-02-27 | 1980-09-05 | Mitsubishi Electric Corp | Current miller circuit |
| JPS5639608A (en) * | 1979-09-07 | 1981-04-15 | Hitachi Ltd | Current miller circuit |
| JPS60103811A (ja) * | 1983-11-11 | 1985-06-08 | Hitachi Ltd | カレントミラ− |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0296411A (ja) | 1990-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081205 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |