JPH02201569A - マイクロプロセッサ間通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロセッサ間の通信方式に関し、特に
マイクロプロセッサ間にデータ保持手段を何し、書込み
、読出しデータを該保、持手段に一μ書込み、相手マイ
クロプロセッサに伝達する方式に関する。

［従来の技術］ 従来、この種のマイクロプロセッサ間通信は、１つの主
マイクロプロセッサと１つの従マイクロプロセッサ間で
行われており、主マイクロプロセッサから従マイクロプ
ロセッサに割込み信号線が設けられている。

［発明が解決しようとする課題］ 上述した従来のマイクロプロセッサ間通信方式では、複
数の従マイクロプロセッサが存在する時、すべての従マ
イクロプロセッサに個々に割込み信号を設ける必要があ
り、信号線数が増加するという欠点がある。

１３Ｍを解決するための手段〕 本発明によるマイクロプロセッサ間通信方式は、１つの
主マイクロプロセッサと、複数の従マイクロプロセッサ
と、前記主マイクロプロセッサと前記従マイクロプロセ
ッサとを接続するデータバスと、前記データバスに接続
され、マイクロプロセッサ間の通信データを一時的に保
持する手段と、主マイクロプロセッサが従マイクロプロ
セッサに割込みを発生させることが可能な、主マイクロ
プロセッサとすべての従マイクロプロセッサをいもづる
式に接続した割込み信号線と、従マイクロプロセッサが
主マイクロプロセッサから前記割込み信号線を介して割
込みを受付けた時、自マイクロプロセッサ宛の時のみを
発生させる為の、従マイクロプロセッサごとに存在する
割込み有効フラグとを有している。

［実施例］ 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例によるマイクロプロセッサ間
通信方式の構成を示すブロック図である。

本実施例のマイクロプロセッサ間通信方式は、主マイク
ロプロセッサ２と、従マイクロプロセッサ３−１．・・
・、３−Ｎと、主マイクロプロセッサ２と従マイクロプ
ロセッサ３−１．・・・、３−Ｎ間の通信データを一時
保持するメモリ部１と、主マイクロプロセッサ２が送出
する割込信号が有効であるかどうかを示す割込有効フラ
グ５−１．・・・５−Ｎと、割込み有効フラグ５−１．
・・・、５−Ｎの出力信号と割込み信号の論理積をとる
論理積回路４−１．・・・、４−Ｎと、割込み信号線７
とを備えている。

次に、本実施例の動作について説明する。

マイクロプロセッサ間通信は、生マイクロプロセッサ２
が従マイクロプロセッサ３−１．・・・、３−Ｎの内の
一つに対してデータを送出する場合と主マイクロプロセ
ッサ２が従マイクロプロセッサ３−１．・・・、３−Ｎ
の内の１つからデータを受取る場合がある。

送出する場合、主マイクロプロセッサ２は、送出すべき
データ、送出先レジスタ等のアドレスおよび送出を表わ
すコードをメモリ部１の通信エリアに書込む。

受取る場合、主マイクロプロセッサ２は、受取りたいデ
ータのレジスタ等のアドレスおよび受取りを表わすコー
ドをメモリ部ｌの前記通信エリアに書込む。

上記処理を行った後、主マイクロプロセッサ２は、相手
先従マイクロプロセッサ３−１．・・・　３−Ｎに対応
する割込み有効フラグ５−１．・・・　５−Ｎのうちの
１つをデータバス６を介してセットし、割込み信号線７
を論理“１″レベルとする。

論理積回路４−１．・・・、４−Ｎは、割込み有効フラ
グ５−１．・・・、５−Ｎがセットされている場合、従
マイクロプロセッサ３−１．・・・、３−Ｎに割込みを
おこす。以下の説明では、割込み有効フラグ５−１がセ
ットされたと仮定する。

さて、割込みを受けた後、従マイクロプロセッサ３−１
はメモリ部１の通信エリアを読出し、送出指示であれば
送出データを取込ろ、受取り指示であれば指定されたデ
ータをメモリ部１内の通信エリアに書込む。

次に従マイクロプロセッサ３−１は、割込み有効フラグ
５−１をリセットし、処理を終了する。

主マイクロプロセッサ２は、割込み有効指示フラグ５−
１を監視することにより、従マイクロプロセッサ３−１
の処理が終了したことを知り、データ受取りの場合はメ
モリ部１上の通信エリアからデータを取出す。

［発明の効果］ 以上説明したように本発明は、割込み信号線を主マイク
ロプロセッサとすべての従マイクロプロセッサにいもづ
る式に接続し、各従マイクロプロセッサに割込み有効フ
ラグを持たせ、該フラグが論理“１″レベルの時のみ従
マイクロプロセッサに割込みを起こすことにより、割込
み信号線を増加させることなく個々の従マイクロプロセ
ッサに個別に割込み信号線を設けた場合と同じ効果を上
げることができ、信号線数を減少させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるマイクロプロセッサ間
通信方式の構成を示すブロック図である。 １・・・メモリ部、２・・・主マイクロプロセッサ、３
−１．・・・、３−Ｎ・・・従マイクロプロセッサ、４
−１、・・・、４〜Ｎ・・・論理積回路、５−１．・・
・、５−Ｎ・・・割込み有効フラグ。

Claims (1)

【特許請求の範囲】
1. １、１つの主マイクロプロセッサと、複数の従マイクロ
   プロセッサと、前記主マイクロプロセッサと前記複数の
   従マイクロプロセッサとを接続するデータバスと、前記
   データバスに接続され、マイクロプロセッサ間の通信デ
   ータを一時的に保持する保持手段と、前記主マイクロプ
   ロセッサが前記従マイクロプロセッサに割込み発生させ
   ることが可能な、前記主マイクロプロセッサとすべての
   従マイクロプロセッサとをいもづる式に接続した割込み
   信号線と、前記従マイクロプロセッサが前記主マイクロ
   プロセッサから前記割込み信号線を介して割込みを受付
   けた時、自マイクロプロセッサ宛の時のみ割込みを発生
   させる為の、前記従マイクロプロセッサごとに存在する
   割込み有効フラグとを含むことを特徴とするマイクロプ
   ロセッサ間通信方式。