JPH02171949A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
- Publication number
- JPH02171949A JPH02171949A JP32876388A JP32876388A JPH02171949A JP H02171949 A JPH02171949 A JP H02171949A JP 32876388 A JP32876388 A JP 32876388A JP 32876388 A JP32876388 A JP 32876388A JP H02171949 A JPH02171949 A JP H02171949A
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- JP
- Japan
- Prior art keywords
- data
- memory
- memories
- address
- bus
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、下位のアドレスデータを共通とするメモリ間
のデータ転送を直接行なう方式に関するものである。
のデータ転送を直接行なう方式に関するものである。
メモリ間のデータ転送をＤＭＡにより行危う場合、中間
にテンポラリレジスタと称するレジスタを設け、これへ
転送元のメモリからデータを蓄積のうえ、レジスタから
転送先のメモリへデータの格納を行なうものとなってい
る。
にテンポラリレジスタと称するレジスタを設け、これへ
転送元のメモリからデータを蓄積のうえ、レジスタから
転送先のメモリへデータの格納を行なうものとなってい
る。
しかし、中間のレジスタを介してデータの転送を行なう
ため、メモリ間においてデータを直接転送する所要時間
に比し、レジスタを介する所要時間が約２倍となり、デ
ータ転送の応動速度が低下する欠点を生じている。
ため、メモリ間においてデータを直接転送する所要時間
に比し、レジスタを介する所要時間が約２倍となり、デ
ータ転送の応動速度が低下する欠点を生じている。
前述の課題を解決するため、本発明はつぎの手段によ多
構成するものとなっている。
構成するものとなっている。
すなわち、下位のアドレスデータを共通とするメモリ間
のデータ転送において、データバスおよびアドレスバス
により転送元のメモリと転送先のメモリとを直接々続し
、転送先のメモリへＤＭＡコントローラのＤＭＡアクノ
リッジ信号およびＩ／Ｏ／Ｏライト信チップセレクト信
号およびライト信号として与え、転送元のメモリにはＤ
ＭＡコントローラの上位アドレスデータをデコードしチ
ップセレクト信号として与えると共に、メモリ・リード
信号を与え、かつ、データバスを介して両メモリへ下位
アドレスデータを同時に与え、データバスを介してデー
タの転送を同時に行なうものとしている。
のデータ転送において、データバスおよびアドレスバス
により転送元のメモリと転送先のメモリとを直接々続し
、転送先のメモリへＤＭＡコントローラのＤＭＡアクノ
リッジ信号およびＩ／Ｏ／Ｏライト信チップセレクト信
号およびライト信号として与え、転送元のメモリにはＤ
ＭＡコントローラの上位アドレスデータをデコードしチ
ップセレクト信号として与えると共に、メモリ・リード
信号を与え、かつ、データバスを介して両メモリへ下位
アドレスデータを同時に与え、データバスを介してデー
タの転送を同時に行なうものとしている。
したがって、転送元のメモリが読み出し状態、転送先の
メモリが書込み状態になると共に、両メモリの下位アド
レスが同時に同一アドレスとして指定され、データバス
を介するデータの転送が両メモリの下位データを同一と
するアドレス間において直接行なわれる。
メモリが書込み状態になると共に、両メモリの下位アド
レスが同時に同一アドレスとして指定され、データバス
を介するデータの転送が両メモリの下位データを同一と
するアドレス間において直接行なわれる。
以下、実施例を示す図によって本発明の詳細な説明する
。
。
第１図はブロック図、第２図は第１図における各部の信
号を示すタイミングチャート、第３図はメモリのアドレ
ス設定状況を示す図であシ、第１図においては、転送元
のメモリ１と転送先のメモリ２とをデータバス３および
アドレスバス４によシ直接々続する一方、ＤＭＡコント
ローラ（以下、ＤＭＣ）５、セレクタ（以下、５ＥＬ）
６．７、および、デコーダ（以下、ｏｇｃ）８が設けて
あり、５ＥＬ６，７は、図上省略した中央処理装置（以
下、ＣＰＵ）からのバスホールドアクノリッジ信号（以
下、ＨＬＤＡＫ）（ａ）に応動し、切替動作を行なうも
のと力っている。
号を示すタイミングチャート、第３図はメモリのアドレ
ス設定状況を示す図であシ、第１図においては、転送元
のメモリ１と転送先のメモリ２とをデータバス３および
アドレスバス４によシ直接々続する一方、ＤＭＡコント
ローラ（以下、ＤＭＣ）５、セレクタ（以下、５ＥＬ）
６．７、および、デコーダ（以下、ｏｇｃ）８が設けて
あり、５ＥＬ６，７は、図上省略した中央処理装置（以
下、ＣＰＵ）からのバスホールドアクノリッジ信号（以
下、ＨＬＤＡＫ）（ａ）に応動し、切替動作を行なうも
のと力っている。
また、メモリ１，２は、第３図のとおυにアドレスが設
定されておシ、メモリ１がｒＯＯＯＯＨＪ〜「ＩＦＦＦ
Ｈ」、メモリ２はｒ８０００ＨＪ〜［９ＦＦＦＨＪとし
てアドレスが定められ、両メモリ１゜２の下位アドレス
データＡＯ−Ａ１２ が共通となっている。
定されておシ、メモリ１がｒＯＯＯＯＨＪ〜「ＩＦＦＦ
Ｈ」、メモリ２はｒ８０００ＨＪ〜［９ＦＦＦＨＪとし
てアドレスが定められ、両メモリ１゜２の下位アドレス
データＡＯ−Ａ１２ が共通となっている。
こ＼において、ＣＰＵからのＨＬＤＡＫ（ａ）が与えら
れると、ＤＭＣ５が動作を開始すると共に５Ｆ２Ｌ６．
７が応動し、ＤＭＣ５の送出するＤＭＡアクノリッジ信
号（以下、ＤＭＡＡＫ）・伽）をメモリ２のチップセレ
クト信号として与えると共に、１／Ｏライト信号（以下
、Ｉｌｏ・ＷＲ）・（ｄ）をライト信号としてメモリ２
へ与える一方、ＤＭＣ５からのメモリ・リード信号（以
下、ＭＲＤ）・（Ｃ）がメモリ１へ与えられ、更に、Ｄ
ＭＣ５の送出するアドレス信号（ｅ）中の上位アドレス
データＡ１３〜Ａ１５がＤＥＣ８によりデコードされ、
メモリ１のチップセレクト信号として与えられるため、
これにより、メモリ１が読み出し状態、メモリ２が書込
み状態となる。
れると、ＤＭＣ５が動作を開始すると共に５Ｆ２Ｌ６．
７が応動し、ＤＭＣ５の送出するＤＭＡアクノリッジ信
号（以下、ＤＭＡＡＫ）・伽）をメモリ２のチップセレ
クト信号として与えると共に、１／Ｏライト信号（以下
、Ｉｌｏ・ＷＲ）・（ｄ）をライト信号としてメモリ２
へ与える一方、ＤＭＣ５からのメモリ・リード信号（以
下、ＭＲＤ）・（Ｃ）がメモリ１へ与えられ、更に、Ｄ
ＭＣ５の送出するアドレス信号（ｅ）中の上位アドレス
データＡ１３〜Ａ１５がＤＥＣ８によりデコードされ、
メモリ１のチップセレクト信号として与えられるため、
これにより、メモリ１が読み出し状態、メモリ２が書込
み状態となる。
また、ＤＭＣ５からのアドレス信号（ｅ）中、下位アド
レスデータＡＯ〜Ａ１２は、アドレスバス４を介してメ
モリ１，２へ同時に与えられるため、アドレス信号（ｅ
）を例えばｒ ／Ｏ０ＯＨＪとすれば、メモリ１のアド
レスｒ ／Ｏ０ＯＨＪからのデータ（ｆ）がメモリ２の
アドレスｒ９０００ＨＪヘデータバス３を介して直接転
送される。
レスデータＡＯ〜Ａ１２は、アドレスバス４を介してメ
モリ１，２へ同時に与えられるため、アドレス信号（ｅ
）を例えばｒ ／Ｏ０ＯＨＪとすれば、メモリ１のアド
レスｒ ／Ｏ０ＯＨＪからのデータ（ｆ）がメモリ２の
アドレスｒ９０００ＨＪヘデータバス３を介して直接転
送される。
なお、ＨＬ Ｄ Ａ Ｋ （ａ）が与えられている間に
、ＤＭＣ５がＤＭＡＡＫ（ｂ）、ＭＲＤ（ｃ）、ｒｌｏ
−ＷＲ（ａ）を順次に生じ、かつ、反対の順位により消
滅すると共に、Ｉｌｏ・ｗＲ（ｄ）よりも若干長い期間
、データ（ｆ）を送出するものとなっており、これによ
り確実なデータの転送が行なわれる。
、ＤＭＣ５がＤＭＡＡＫ（ｂ）、ＭＲＤ（ｃ）、ｒｌｏ
−ＷＲ（ａ）を順次に生じ、かつ、反対の順位により消
滅すると共に、Ｉｌｏ・ｗＲ（ｄ）よりも若干長い期間
、データ（ｆ）を送出するものとなっており、これによ
り確実なデータの転送が行なわれる。
ＨＬＤＡＫ（ａ）の消滅後は、５ＥＬ６．７がＤＥＣ８
の出力およびＣＰＵからのメモリライト信号ＭＷＲを選
択し、これらをメモリ２へ与えるため、ＣＰＵがアドレ
スｒ ９０００ＨＪを指定すれば、転送されたデータを
メモリ２から読み出すことができる。
の出力およびＣＰＵからのメモリライト信号ＭＷＲを選
択し、これらをメモリ２へ与えるため、ＣＰＵがアドレ
スｒ ９０００ＨＪを指定すれば、転送されたデータを
メモリ２から読み出すことができる。
以上の説明により明らか外とおυ本発明によれば、ＤＭ
ＡコントローラのＤＭＡアクノリッジ信号およびＩ／Ｏ
／Ｏライト信より転送先のメモリを書込み状態とし、Ｄ
ＭＡコントローラの上位アドレスデータおよびメモリ・
リード信号によシ転送元のメモリを読み出し状態とし、
両メモリへ下位アドレスデータを同時に与え、データバ
スを介してデータの転送を直接行なうものと１またこと
によシ、テンポラリレジスタ等の介在がなく、両メモリ
間のデータ転送が直接になされるため、データ転送が高
速となシ、下位アドレスデータの共通なメモリ間のデー
タ転送において顕著な効果が得られる。
ＡコントローラのＤＭＡアクノリッジ信号およびＩ／Ｏ
／Ｏライト信より転送先のメモリを書込み状態とし、Ｄ
ＭＡコントローラの上位アドレスデータおよびメモリ・
リード信号によシ転送元のメモリを読み出し状態とし、
両メモリへ下位アドレスデータを同時に与え、データバ
スを介してデータの転送を直接行なうものと１またこと
によシ、テンポラリレジスタ等の介在がなく、両メモリ
間のデータ転送が直接になされるため、データ転送が高
速となシ、下位アドレスデータの共通なメモリ間のデー
タ転送において顕著な効果が得られる。
図は本発明の実施例を示し、第１図はブ「コック図、第
２図は第１図における各部の信号を示すタイミングチャ
ート、第３図はメモリのアドレス設定状況を示す図であ
る。 １．２−・１１８メモリ、３・・・−データバス、４＠
−・・アドレスバス、５・・−・ＤＭＡコントローラ、
６，７・・・−セレクタ、８・Ｉｌ・・デコーダ、（ｂ
）・・・・ＤＭＡアクノリッジ信号、（ｃ）・・・・メ
モリ・リード信号、（ｄ）・・・・Ｉ／Ｏライト信号、
（ｅ）・・・・アドレス信号、（ｆ）・ｅφφデータ。
２図は第１図における各部の信号を示すタイミングチャ
ート、第３図はメモリのアドレス設定状況を示す図であ
る。 １．２−・１１８メモリ、３・・・−データバス、４＠
−・・アドレスバス、５・・−・ＤＭＡコントローラ、
６，７・・・−セレクタ、８・Ｉｌ・・デコーダ、（ｂ
）・・・・ＤＭＡアクノリッジ信号、（ｃ）・・・・メ
モリ・リード信号、（ｄ）・・・・Ｉ／Ｏライト信号、
（ｅ）・・・・アドレス信号、（ｆ）・ｅφφデータ。
Claims (1)
- 下位のアドレスデータを共通とするメモリ間のデータ転
送において、データバスおよびアドレスバスにより転送
元のメモリと転送先のメモリとを直接々続し、該転送先
のメモリへＤＭＡコントローラのＤＭＡアクノリッジ信
号およびＩ／Ｏライト信号をチップセレクト信号および
ライト信号として与え、前記転送元のメモリには前記Ｄ
ＭＡコントローラの上位アドレスデータをデコードしチ
ップセレクト信号として与えると共にメモリ・リード信
号を与え、かつ、前記データバスを介して前記両メモリ
へ下位アドレスデータを同時に与え、前記データバスを
介してデータの転送を直接行なうことを特徴とするＤＭ
Ａ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32876388A JPH02171949A (ja) | 1988-12-26 | 1988-12-26 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32876388A JPH02171949A (ja) | 1988-12-26 | 1988-12-26 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02171949A true JPH02171949A (ja) | 1990-07-03 |
Family
ID=18213876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32876388A Pending JPH02171949A (ja) | 1988-12-26 | 1988-12-26 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02171949A (ja) |
-
1988
- 1988-12-26 JP JP32876388A patent/JPH02171949A/ja active Pending
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