JPH02129701A - ディジタルコンパレータ - Google Patents
ディジタルコンパレータInfo
- Publication number
- JPH02129701A JPH02129701A JP28456188A JP28456188A JPH02129701A JP H02129701 A JPH02129701 A JP H02129701A JP 28456188 A JP28456188 A JP 28456188A JP 28456188 A JP28456188 A JP 28456188A JP H02129701 A JPH02129701 A JP H02129701A
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- 238000001514 detection method Methods 0.000 claims description 4
- 244000145845 chattering Species 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 210000000078 claw Anatomy 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Feedback Control In General (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はヒステリシス特性を有するディジタルコンパ
レータに関する。
レータに関する。
「従来の技術」
従来のディジタルコンパレータは、単に、入力データと
基準データとを比較し、その大小を示すデータを出力す
るだけのらのであった。
基準データとを比較し、その大小を示すデータを出力す
るだけのらのであった。
「発明が解決しようとする課題」
しかしながら、このような従来のディジタルコンパレー
タは、入力データが例えばＡ／Ｄ（アナログ／ディジタ
ル）コンバータの出力のように変換誤差があり不安定な
、言い替えれば小変動がしばしば起こるデータであった
場合、 コンパレータ出力がチャタリングを起こす恐れ
があった。
タは、入力データが例えばＡ／Ｄ（アナログ／ディジタ
ル）コンバータの出力のように変換誤差があり不安定な
、言い替えれば小変動がしばしば起こるデータであった
場合、 コンパレータ出力がチャタリングを起こす恐れ
があった。
この発明は上述した事情に鑑みてなされたもので、入力
データに小変動があっても、その出力がチャタリングを
起こすことがないディジタルコンパレータを提供するこ
とを目的としている。
データに小変動があっても、その出力がチャタリングを
起こすことがないディジタルコンパレータを提供するこ
とを目的としている。
「課題を解決するための手段」
第１発明は、外部から供給されるディジタルデータとデ
ータ発生手段から出力される演算データとを演算して出
力する演算手段と、前記演算手段の出力と予め設定され
ている基準データとを比較して両データの大小を検出し
、この検出結果を示すデータを出力する比較手段とを具
備してなり、前記データ発生手段は前記比較手段の出力
に対応して第１の演算データまたは第２の演算データを
前記演算手段へ出力することを特徴とする。
ータ発生手段から出力される演算データとを演算して出
力する演算手段と、前記演算手段の出力と予め設定され
ている基準データとを比較して両データの大小を検出し
、この検出結果を示すデータを出力する比較手段とを具
備してなり、前記データ発生手段は前記比較手段の出力
に対応して第１の演算データまたは第２の演算データを
前記演算手段へ出力することを特徴とする。
また、第２発明は、データ発生手段から出力される演算
データと予め設定されている基準データとを演算して出
力する演算手段と、前記演算手段の出力と外部から供給
されるディジタルデータとを比較して両データの大小を
検出し、この検出結果を示すデータを出力する比較手段
とを具備してなり、前記データ発生手段は前記比較手段
の出力に対応して第１の演算データまたは第２の演算デ
ータを前記演算手段へ出力することを特徴としている。
データと予め設定されている基準データとを演算して出
力する演算手段と、前記演算手段の出力と外部から供給
されるディジタルデータとを比較して両データの大小を
検出し、この検出結果を示すデータを出力する比較手段
とを具備してなり、前記データ発生手段は前記比較手段
の出力に対応して第１の演算データまたは第２の演算デ
ータを前記演算手段へ出力することを特徴としている。
「作用」
第１発明によれば、比較手段の出力に応じて異なるデー
タが人力データに加算（または減算）され、この加算（
減算）されたデータと基準データとが比較される。この
構成は比較手段にヒステリシス特性を付与したことと同
等の意味を有し、したがって、入力されるデータに小変
動があっても、 コンパレータ出力がチャタリングを起
こすことがない。
タが人力データに加算（または減算）され、この加算（
減算）されたデータと基準データとが比較される。この
構成は比較手段にヒステリシス特性を付与したことと同
等の意味を有し、したがって、入力されるデータに小変
動があっても、 コンパレータ出力がチャタリングを起
こすことがない。
また、第２発明によれば、基準データに比較手段の出力
に応じて決まるデータが加算（または減算）され、この
加算（減算）されたデータと入力データとが比較される
。この構成により、比較手段にヒステリシス特性が付与
され、したがって、コンバータ出力のチャタリングを防
止することができる。
に応じて決まるデータが加算（または減算）され、この
加算（減算）されたデータと入力データとが比較される
。この構成により、比較手段にヒステリシス特性が付与
され、したがって、コンバータ出力のチャタリングを防
止することができる。
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。第１図はこの発明の第１の実施例によるディジタル
コンパレータ１の構成を示すブロック図である。この図
に示すディジタルコンパレータ蔦は、Ａ／Ｄコンバータ
２の出力データと内部に設定されている定数とを比較し
、前者が後者より大の場合に“ｌ“信号を、小の場合に
“０”信号を各々出力するものである。
る。第１図はこの発明の第１の実施例によるディジタル
コンパレータ１の構成を示すブロック図である。この図
に示すディジタルコンパレータ蔦は、Ａ／Ｄコンバータ
２の出力データと内部に設定されている定数とを比較し
、前者が後者より大の場合に“ｌ“信号を、小の場合に
“０”信号を各々出力するものである。
第１図において、ＴＩはＡ／Ｄコンバータ２の出力デー
タＤａが印加される入力端子、３は入力データＤａとヒ
ステリシス量レジスタ４の出力データＤｈとを加算し、
この加算結果をデータＤｓとして比較器５へ出力する加
算器である。比較器５は、上述したデータＤ８と定数発
生器６から出力されている定数データＫｌとを比較し、
Ｄｓ≧Ｋｌの場合に１１”を、Ｄｓ＜Ｋｌの場合には“
０″を各々出力する。この比較器５の出力データＤｏは
出力端子Ｔ２へ供給されると共に、ヒステリシス量レジ
スタ４へ供給される。ヒステリシス量レジスタ４は、デ
ータＤｏが“Ｏ”の時は出力データＤｈとして「０」を
出力し、また、データＤｏが“ｉ”の時はデータＤｈと
して一定値に２を出力する。
タＤａが印加される入力端子、３は入力データＤａとヒ
ステリシス量レジスタ４の出力データＤｈとを加算し、
この加算結果をデータＤｓとして比較器５へ出力する加
算器である。比較器５は、上述したデータＤ８と定数発
生器６から出力されている定数データＫｌとを比較し、
Ｄｓ≧Ｋｌの場合に１１”を、Ｄｓ＜Ｋｌの場合には“
０″を各々出力する。この比較器５の出力データＤｏは
出力端子Ｔ２へ供給されると共に、ヒステリシス量レジ
スタ４へ供給される。ヒステリシス量レジスタ４は、デ
ータＤｏが“Ｏ”の時は出力データＤｈとして「０」を
出力し、また、データＤｏが“ｉ”の時はデータＤｈと
して一定値に２を出力する。
次に、上述した実施例の動作を第２図に示す波形図を参
照して説明する。いま、Ａ／Ｄコンバータ２の入力端へ
第２図（イ）に示すアナログ電圧が供給されたとすると
、Ａ／Ｄコンバータ２から同図（ロ）に示すディジタル
データＤａが出力される。
照して説明する。いま、Ａ／Ｄコンバータ２の入力端へ
第２図（イ）に示すアナログ電圧が供給されたとすると
、Ａ／Ｄコンバータ２から同図（ロ）に示すディジタル
データＤａが出力される。
なお、この図において、符号ＥはＡ／Ｄコンバータ２の
変換エラーに基づくデータを示す。また、破線は定数発
生器６の出力データＫｌである。この図に示す時刻ｔ１
において、Ｄａ＞Ｋｌになると、Ｄａ＞Ｋｌとなること
から、第２図（ニ）に示すように、比較器５の出力デー
タＤｏが“ｌ”となり、このデータＤｏ“１“が出力端
子Ｔ２へ供給されると共に、ヒステリシス量レジスタ４
へ供給される。
変換エラーに基づくデータを示す。また、破線は定数発
生器６の出力データＫｌである。この図に示す時刻ｔ１
において、Ｄａ＞Ｋｌになると、Ｄａ＞Ｋｌとなること
から、第２図（ニ）に示すように、比較器５の出力デー
タＤｏが“ｌ”となり、このデータＤｏ“１“が出力端
子Ｔ２へ供給されると共に、ヒステリシス量レジスタ４
へ供給される。
ヒステリシス量レジスタ４ヘデータＤＯ“１′が供給さ
れると、同レジスタ４からデータＤｈとして「Ｋ２」が
出力され、加算器３へ供給される。これにより、以後、
第２図（ハ）に示すように、Ｄｓ＝Ｄａ＋に２となる。
れると、同レジスタ４からデータＤｈとして「Ｋ２」が
出力され、加算器３へ供給される。これにより、以後、
第２図（ハ）に示すように、Ｄｓ＝Ｄａ＋に２となる。
次に、時刻ｔ、において、Ｄｓ＜Ｋｌになると、比較器
５の出力データＤｏが“０“となり、このデータＤＯ“
０“が出力端子Ｔ２へ供給されると共に、ヒステリンス
単しノスタ４へ供給される。これにより、以後、Ｄｈ＝
０となり、Ｄｓ＝Ｄａとなる。
５の出力データＤｏが“０“となり、このデータＤＯ“
０“が出力端子Ｔ２へ供給されると共に、ヒステリンス
単しノスタ４へ供給される。これにより、以後、Ｄｈ＝
０となり、Ｄｓ＝Ｄａとなる。
次に、時刻ｔ３においてＤｓ＞Ｋｌになると、再びデー
タＤｏが“ｌ“となり、以下、上記の動作が繰り返され
る。
タＤｏが“ｌ“となり、以下、上記の動作が繰り返され
る。
このように、上記の実施例によれば、データＤａが上昇
してデータＫｌを越えると、以後、データＤｓとしてｒ
Ｄａ＋に２Ｊが比較器５へ供給される。
してデータＫｌを越えると、以後、データＤｓとしてｒ
Ｄａ＋に２Ｊが比較器５へ供給される。
したがって、データＤａが下降してデータＫｌに達して
も、データＤｓはいまだｒＫ−１＋に２（＞Ｋｌ）」で
あり、したがって比較器５の出力データは“ｌ“を続け
る。そして、データＤａがさらに下降し、ｒ−Ｋｌ−に
２Ｊを過ぎると、Ｄｓ＜Ｋｌとなり、比較器５の出力デ
ータＤｏが“０”に反転する。これにより、データＤｈ
が０となり、以後、Ｄｓ＝Ｄａとなる。そして、データ
Ｄａが上昇して再びデータＫｌを越えると、比較器５の
出力データＤｏが“ｌ”になると共に、Ｄｓ＝Ｄａ十に
２となり、以下、上記と同様の動作が繰り返される。
も、データＤｓはいまだｒＫ−１＋に２（＞Ｋｌ）」で
あり、したがって比較器５の出力データは“ｌ“を続け
る。そして、データＤａがさらに下降し、ｒ−Ｋｌ−に
２Ｊを過ぎると、Ｄｓ＜Ｋｌとなり、比較器５の出力デ
ータＤｏが“０”に反転する。これにより、データＤｈ
が０となり、以後、Ｄｓ＝Ｄａとなる。そして、データ
Ｄａが上昇して再びデータＫｌを越えると、比較器５の
出力データＤｏが“ｌ”になると共に、Ｄｓ＝Ｄａ十に
２となり、以下、上記と同様の動作が繰り返される。
しかして、上記の動作から明らかなように、このディジ
タルコンパレータはヒステリシス特性を有しており、し
たがって、入力データＤａの小振動に応答して出力デー
タＤｏがチャタリングすることがない。
タルコンパレータはヒステリシス特性を有しており、し
たがって、入力データＤａの小振動に応答して出力デー
タＤｏがチャタリングすることがない。
なお、第１図における加算器３およびヒステリス量しノ
スタ４がなく、比較器５および定数発生器６のみの場合
は、データＤｏが第２図（へ）のように変化し、符号Ｃ
Ｈで示すチャタリングが発生する。
スタ４がなく、比較器５および定数発生器６のみの場合
は、データＤｏが第２図（へ）のように変化し、符号Ｃ
Ｈで示すチャタリングが発生する。
次に、第３図はこの発明の第２の実施例によるディジタ
ルコンパレータＩｔの構成を示すブロック図であり、こ
の図において第１図の各部に対応する部分には同一の符
号を付しである。この図に示すディジタルコンパレータ
１１が第１図に示すものと異なる点は次の２点である。
ルコンパレータＩｔの構成を示すブロック図であり、こ
の図において第１図の各部に対応する部分には同一の符
号を付しである。この図に示すディジタルコンパレータ
１１が第１図に示すものと異なる点は次の２点である。
■第１図に示すものが入力データＤａにデータＤｈを加
算していたのに対し、このディジタルコンパレータ１１
においては、定数発生器６の出力データＫｌ（基準デー
タ）にデータＤｈを加算している。
算していたのに対し、このディジタルコンパレータ１１
においては、定数発生器６の出力データＫｌ（基準デー
タ）にデータＤｈを加算している。
■第１図のヒステリノス攬レジスタ４は、データＤｏが
“１”の時「Ｋ２」、“０”の時「０」となるデータＤ
ｈを出力するが、この実施例におけるヒステリンス量し
ノスタ４ａは、上記と逆に、データＤ。
“１”の時「Ｋ２」、“０”の時「０」となるデータＤ
ｈを出力するが、この実施例におけるヒステリンス量し
ノスタ４ａは、上記と逆に、データＤ。
力じＯ”の時「Ｋ２」、“ｌ”の時「０」となるデータ
Ｄｈを出力する。
Ｄｈを出力する。
次に、第３図のディジタルコンパレータ１１の動作を説
明する。まず、比較器５の出力データＤＯが“ｌ”にあ
り、データＤｈが「０」であるとする。
明する。まず、比較器５の出力データＤＯが“ｌ”にあ
り、データＤｈが「０」であるとする。
この状態において、入力データＤａが徐々に下降し、デ
ータＫｌより小になると、比較器５の出力データＤｏが
“０”に反転し、したがって、データＤｈが「Ｋ２」と
なり、また、加算器３の出力データＤｓがｒＫ１＋に２
ｊとなる。次に、データＤａが徐々に上昇してデータに
１に達しても、この時、Ｄａ＜Ｄｓであることから、比
較器５の出力に変化はない。次に、データＤａがさらに
上昇し、データｒＫｌ＋に２Ｊを過ぎると、Ｄａ＞Ｄｓ
となり、比較器５の出力データＤｏが“ｌ“に反転し、
また、データＤｈが「０」となる。次に、データＤａが
下降し、ｒＫＩ＋に２Ｊに達してもデータＤｏに変化は
ない。そして、データＤａがｒＫＩｊに達すると、デー
タＤｏが再び反転し、以下、上記と同様の動作が行なわ
れる。しかして、この実施例にょるディジタルコンパレ
ータ１１もヒステリシス特性を何している。
ータＫｌより小になると、比較器５の出力データＤｏが
“０”に反転し、したがって、データＤｈが「Ｋ２」と
なり、また、加算器３の出力データＤｓがｒＫ１＋に２
ｊとなる。次に、データＤａが徐々に上昇してデータに
１に達しても、この時、Ｄａ＜Ｄｓであることから、比
較器５の出力に変化はない。次に、データＤａがさらに
上昇し、データｒＫｌ＋に２Ｊを過ぎると、Ｄａ＞Ｄｓ
となり、比較器５の出力データＤｏが“ｌ“に反転し、
また、データＤｈが「０」となる。次に、データＤａが
下降し、ｒＫＩ＋に２Ｊに達してもデータＤｏに変化は
ない。そして、データＤａがｒＫＩｊに達すると、デー
タＤｏが再び反転し、以下、上記と同様の動作が行なわ
れる。しかして、この実施例にょるディジタルコンパレ
ータ１１もヒステリシス特性を何している。
なお、上記第１．第２の実施例において、ヒステリシス
データＫｌの値は入力データＤａの安定度（小変動の幅
）に応じた値とすることが望ましい。
データＫｌの値は入力データＤａの安定度（小変動の幅
）に応じた値とすることが望ましい。
また、上記実施例において、入力データＤａの安定度を
常時計測し、その計測結果に応じてデータＫｌの値を修
正するようにしてもよい。このようにすると、人力デー
タＤａの安定度が変化しても常に最適なヒステリシスデ
ータに２をヒステリンス爪レジスタ４または４ａに設定
することができる。
常時計測し、その計測結果に応じてデータＫｌの値を修
正するようにしてもよい。このようにすると、人力デー
タＤａの安定度が変化しても常に最適なヒステリシスデ
ータに２をヒステリンス爪レジスタ４または４ａに設定
することができる。
また、上記実施例においては、加算器３を用いているが
、これに代えて、減算器を用いてもよい。
、これに代えて、減算器を用いてもよい。
「発明の効果」
以上説明したように、この発明によるディジタルコンパ
レータはヒステリス特性を有しているので、入力データ
に小変動があっても、出力がチャタリングを起こすこと
がない効果が得られる。
レータはヒステリス特性を有しているので、入力データ
に小変動があっても、出力がチャタリングを起こすこと
がない効果が得られる。
第１図はこの発明の第１の実施例の構成を示すブロック
図、第２図は同実施例の動作を説明するための波形図、
第３図はこの発明の第２の実施例の構成を示すブロック
図である。 ３・・・・・・加算器、４．４８・・・・・・ヒステリ
ス量レジスタ、５・・・・・・比較器、６・・・・・・
定数発生器。
図、第２図は同実施例の動作を説明するための波形図、
第３図はこの発明の第２の実施例の構成を示すブロック
図である。 ３・・・・・・加算器、４．４８・・・・・・ヒステリ
ス量レジスタ、５・・・・・・比較器、６・・・・・・
定数発生器。
Claims (2)
- （１）外部から供給されるディジタルデータとデータ発
生手段から出力される演算データとを演算して出力する
演算手段と、前記演算手段の出力と予め設定されている
基準データとを比較して両データの大小を検出し、この
検出結果を示すデータを出力する比較手段とを具備して
なり、前記データ発生手段は前記比較手段の出力に対応
して第１の演算データまたは第２の演算データを前記演
算手段へ出力することを特徴とするディジタルコンパレ
ータ。 - （２）データ発生手段から出力される演算データと予め
設定されている基準データとを演算して出力する演算手
段と、前記演算手段の出力と外部から供給されるディジ
タルデータとを比較して両データの大小を検出し、この
検出結果を示すデータを出力する比較手段とを具備して
なり、前記データ発生手段は前記比較手段の出力に対応
して第１の演算データまたは第２の演算データを前記演
算手段へ出力することを特徴とするディジタルコンパレ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28456188A JPH02129701A (ja) | 1988-11-10 | 1988-11-10 | ディジタルコンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28456188A JPH02129701A (ja) | 1988-11-10 | 1988-11-10 | ディジタルコンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02129701A true JPH02129701A (ja) | 1990-05-17 |
Family
ID=17680055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28456188A Pending JPH02129701A (ja) | 1988-11-10 | 1988-11-10 | ディジタルコンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02129701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190008149A (ko) * | 2017-07-14 | 2019-01-23 | 에이블릭 가부시키가이샤 | 스위칭 레귤레이터 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5520514A (en) * | 1978-07-28 | 1980-02-14 | Toshiba Corp | Electronic thermostat |
-
1988
- 1988-11-10 JP JP28456188A patent/JPH02129701A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5520514A (en) * | 1978-07-28 | 1980-02-14 | Toshiba Corp | Electronic thermostat |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190008149A (ko) * | 2017-07-14 | 2019-01-23 | 에이블릭 가부시키가이샤 | 스위칭 레귤레이터 |
| JP2019022295A (ja) * | 2017-07-14 | 2019-02-07 | エイブリック株式会社 | スイッチングレギュレータ |
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