JP2675455B2 - 可変遅延装置 - Google Patents
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- JP2675455B2 JP2675455B2 JP3158983A JP15898391A JP2675455B2 JP 2675455 B2 JP2675455 B2 JP 2675455B2 JP 3158983 A JP3158983 A JP 3158983A JP 15898391 A JP15898391 A JP 15898391A JP 2675455 B2 JP2675455 B2 JP 2675455B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
- H03H11/265—Time-delay networks with adjustable delay
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Picture Signal Circuits (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は可変遅延線に関し、特
にたとえばアナログＩＣ化遅延線として用いられる、可
変遅延装置に関する。
にたとえばアナログＩＣ化遅延線として用いられる、可
変遅延装置に関する。
【０００２】
【従来の技術】従来より、可変遅延装置には、Ｃ−ＭＯ
Ｓインバータを用いて構成されるものである。Ｃ−ＭＯ
Ｓインバータは、１段につき数ｎｓｅｃ程度の伝達遅延
時間を有しており、このＣ−ＭＯＳインバータの段数を
増やせば、接続された段数分だけの遅延時間が得られ
る。このＣ−ＭＯＳインバータの遅延時間は、Ｃ−ＭＯ
Ｓインバータに与えられる駆動電圧によって調整され、
一般に、駆動電圧と遅延時間との関係を示す制御特性
は、図６に示すような非線形特性となる。
Ｓインバータを用いて構成されるものである。Ｃ−ＭＯ
Ｓインバータは、１段につき数ｎｓｅｃ程度の伝達遅延
時間を有しており、このＣ−ＭＯＳインバータの段数を
増やせば、接続された段数分だけの遅延時間が得られ
る。このＣ−ＭＯＳインバータの遅延時間は、Ｃ−ＭＯ
Ｓインバータに与えられる駆動電圧によって調整され、
一般に、駆動電圧と遅延時間との関係を示す制御特性
は、図６に示すような非線形特性となる。
【０００３】
【発明が解決しようとする課題】このような可変遅延装
置では、温度や素子のばらつきなどによって制御特性が
大きく変動するので制御が困難となり、可変遅延装置の
特性が安定しないという問題点があった。それゆえに、
この発明の主たる目的は、その特性が安定する、可変遅
延線を提供することである。
置では、温度や素子のばらつきなどによって制御特性が
大きく変動するので制御が困難となり、可変遅延装置の
特性が安定しないという問題点があった。それゆえに、
この発明の主たる目的は、その特性が安定する、可変遅
延線を提供することである。
【０００４】
【課題を解決するための手段】この発明は、入力信号を
遅延して遅延出力信号を出力する第１のＣ−ＭＯＳイン
バータの可変遅延線(16)を含む可変遅延回路(12)、およ
び可変遅延回路の制御特性のリニアリティおよび可変範
囲をそれぞれ制御する第１および第２の出力(VL, Vr ）
を可変遅延回路に与える補正回路(14)を備え、可変遅延
回路は、第１の出力に従って第１の制御信号(Vd)を修正
して出力する第１の非線形回路（22) 、および第１の非
線形回路の出力と第２の出力とを加算して第１の可変遅
延線(16)に与える第１の加算器(24)を含み、補正回路
は、入力(28)を共通にしかつそれぞれ第１の可変遅延線
(16)と等しく構成される第２および第３の可変遅延線(3
0,32) 、第２および第３の可変遅延線の出力に基づいて
制御特性のリニアリティを検出して第１の出力を出力す
るリニアリティ検出手段(34)、第２および第３の可変遅
延線の出力に基づいて可変範囲を検出する可変範囲検出
手段(36)、可変範囲検出手段の出力に応じて第２の出力
を出力する基準レベル発生手段(38)、第１の出力によっ
て第２および第３の制御信号をそれぞれ変換して出力す
る第２および第３の非線形回路(54,56) 、第２の非線形
回路の出力と第２の出力とを加算して第２の可変遅延線
に与える第２の加算器(62)、および第３の非線形回路の
出力と第２の出力とを加算して第３の可変遅延線に与え
る第３の加算器(64)を含む、可変遅延装置である。
遅延して遅延出力信号を出力する第１のＣ−ＭＯＳイン
バータの可変遅延線(16)を含む可変遅延回路(12)、およ
び可変遅延回路の制御特性のリニアリティおよび可変範
囲をそれぞれ制御する第１および第２の出力(VL, Vr ）
を可変遅延回路に与える補正回路(14)を備え、可変遅延
回路は、第１の出力に従って第１の制御信号(Vd)を修正
して出力する第１の非線形回路（22) 、および第１の非
線形回路の出力と第２の出力とを加算して第１の可変遅
延線(16)に与える第１の加算器(24)を含み、補正回路
は、入力(28)を共通にしかつそれぞれ第１の可変遅延線
(16)と等しく構成される第２および第３の可変遅延線(3
0,32) 、第２および第３の可変遅延線の出力に基づいて
制御特性のリニアリティを検出して第１の出力を出力す
るリニアリティ検出手段(34)、第２および第３の可変遅
延線の出力に基づいて可変範囲を検出する可変範囲検出
手段(36)、可変範囲検出手段の出力に応じて第２の出力
を出力する基準レベル発生手段(38)、第１の出力によっ
て第２および第３の制御信号をそれぞれ変換して出力す
る第２および第３の非線形回路(54,56) 、第２の非線形
回路の出力と第２の出力とを加算して第２の可変遅延線
に与える第２の加算器(62)、および第３の非線形回路の
出力と第２の出力とを加算して第３の可変遅延線に与え
る第３の加算器(64)を含む、可変遅延装置である。
【０００５】
【作用】補正回路は、第１の可変遅延線と同じ構成の第
２および第３の可変遅延線を含み、これら第２および第
３の可変遅延線からの出力に基づいて、リニアリティ検
出手段から第１の非線形回路に、第１の可変遅延線の制
御特性が実質的にリニアになるような第１の出力が与え
られる。第１の出力によって、第１の非線形回路の入出
力特性が変化し、第１の非線形回路に与えられる第１の
制御信号を修正した出力が第１の加算器に与えられる。
第２および第３の可変遅延線からの出力に基づいて、可
変範囲検出手段から第１の加算器に、第１の可変遅延線
の可変範囲が一定となるような第２の出力が与えられ
る。第１の加算器で第１の非線形回路からの出力と第２
の出力とが加算されて第１の可変遅延線に与えられる。
したがって、第１の可変遅延線すなわち可変遅延回路の
制御特性のリニアリティが良好になり可変範囲が一定と
なる。
２および第３の可変遅延線を含み、これら第２および第
３の可変遅延線からの出力に基づいて、リニアリティ検
出手段から第１の非線形回路に、第１の可変遅延線の制
御特性が実質的にリニアになるような第１の出力が与え
られる。第１の出力によって、第１の非線形回路の入出
力特性が変化し、第１の非線形回路に与えられる第１の
制御信号を修正した出力が第１の加算器に与えられる。
第２および第３の可変遅延線からの出力に基づいて、可
変範囲検出手段から第１の加算器に、第１の可変遅延線
の可変範囲が一定となるような第２の出力が与えられ
る。第１の加算器で第１の非線形回路からの出力と第２
の出力とが加算されて第１の可変遅延線に与えられる。
したがって、第１の可変遅延線すなわち可変遅延回路の
制御特性のリニアリティが良好になり可変範囲が一定と
なる。
【０００６】
【発明の効果】この発明によれば、それぞれ補正回路に
含まれるリニアリティ検出器および可変範囲検出器から
の第１および第２の出力によって、可変遅延回路の制御
特性のリニアリティを良好にしかつ温度等に依存せず常
に一定した可変範囲を容易に得ることができるので、Ｃ
−ＭＯＳインバータを用いた可変遅延装置であっても可
変範囲が一定であり、安定した特性を得ることができ
る。
含まれるリニアリティ検出器および可変範囲検出器から
の第１および第２の出力によって、可変遅延回路の制御
特性のリニアリティを良好にしかつ温度等に依存せず常
に一定した可変範囲を容易に得ることができるので、Ｃ
−ＭＯＳインバータを用いた可変遅延装置であっても可
変範囲が一定であり、安定した特性を得ることができ
る。
【０００７】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【０００８】
【実施例】図１を参照して、この実施例の可変遅延装置
１０は、可変遅延回路１２および補正回路１４を含む。
可変遅延回路１２は、Ｃ−ＭＯＳインバータを用いた可
変遅延線１６を含み、可変遅延線１６は端子１８から入
力された任意の信号を所望の時間遅延させて端子２０に
出力する。可変遅延線１６の遅延時間は、非線形回路２
２からの出力信号と補正回路１４からの出力信号Ｖ r と
を加算器２４で加算して得られた出力信号すなわち駆動
電圧によって制御される。非線形回路２２には、端子２
６からの任意の可変量制御信号Ｖ d と補正回路１４から
の出力信号Ｖ L が与えられる。制御信号Ｖ d の振幅は、
後述する制御信号Ｖ a の振幅と等しい。
１０は、可変遅延回路１２および補正回路１４を含む。
可変遅延回路１２は、Ｃ−ＭＯＳインバータを用いた可
変遅延線１６を含み、可変遅延線１６は端子１８から入
力された任意の信号を所望の時間遅延させて端子２０に
出力する。可変遅延線１６の遅延時間は、非線形回路２
２からの出力信号と補正回路１４からの出力信号Ｖ r と
を加算器２４で加算して得られた出力信号すなわち駆動
電圧によって制御される。非線形回路２２には、端子２
６からの任意の可変量制御信号Ｖ d と補正回路１４から
の出力信号Ｖ L が与えられる。制御信号Ｖ d の振幅は、
後述する制御信号Ｖ a の振幅と等しい。
【０００９】補正回路１４は、端子２８からの入力信号
Ｖ in を共通に受ける可変遅延線３０および３２を含む。
可変遅延線３０および３２は、それぞれＣ−ＭＯＳイン
バータを用いて、可変遅延線１６と等しく構成され、可
変遅延線１２，３０および３２は、それぞれ図６に示す
制御特性を有する。可変遅延線３０の出力信号Ｒおよび
可変遅延線３２の出力信号Ｖは、それぞれリニアリティ
検出器３４および可変範囲検出器３６に入力される。可
変範囲検出器３６の誤差信号Ｖ P は基準レベル発生器３
８に出力される。図１の１点鎖線４０で囲まれた部分
は、たとえば図２に示すように構成される。すなわち、
リニアリティ検出器３４は、可変遅延線３０の出力信号
Ｒおよび可変遅延線３２の出力信号Ｖを位相比較器４２
で位相比較した後、得られた遅れ時間検出信号および進
み時間検出信号のパルス幅を比較器４４で比較する。そ
して、そのパルス幅に応じた信号をローパスフィルタ４
６を通して出力信号Ｖ L として出力する。また、可変範
囲検出器３６は、出力信号ＲおよびＶを位相比較器４２
で位相比較して得られた遅れ時間検出信号および進み時
間検出信号を加算器４８で加算して、可変範囲検出信号
として比較器５０に入力する。そして、比較器５０で、
予め設定された可変範囲Ｔｄを有する基準信号Ｖ ref と
比較してその誤差信号をローパスフィルタ５２を通し
て、誤差信号Ｖ P として基準レベル発生器３８に出力す
る。基準レベル発生器３８では、入力された誤差信号Ｖ
P を適当な直流レベルの出力信号Ｖ r に変換して出力す
る。
Ｖ in を共通に受ける可変遅延線３０および３２を含む。
可変遅延線３０および３２は、それぞれＣ−ＭＯＳイン
バータを用いて、可変遅延線１６と等しく構成され、可
変遅延線１２，３０および３２は、それぞれ図６に示す
制御特性を有する。可変遅延線３０の出力信号Ｒおよび
可変遅延線３２の出力信号Ｖは、それぞれリニアリティ
検出器３４および可変範囲検出器３６に入力される。可
変範囲検出器３６の誤差信号Ｖ P は基準レベル発生器３
８に出力される。図１の１点鎖線４０で囲まれた部分
は、たとえば図２に示すように構成される。すなわち、
リニアリティ検出器３４は、可変遅延線３０の出力信号
Ｒおよび可変遅延線３２の出力信号Ｖを位相比較器４２
で位相比較した後、得られた遅れ時間検出信号および進
み時間検出信号のパルス幅を比較器４４で比較する。そ
して、そのパルス幅に応じた信号をローパスフィルタ４
６を通して出力信号Ｖ L として出力する。また、可変範
囲検出器３６は、出力信号ＲおよびＶを位相比較器４２
で位相比較して得られた遅れ時間検出信号および進み時
間検出信号を加算器４８で加算して、可変範囲検出信号
として比較器５０に入力する。そして、比較器５０で、
予め設定された可変範囲Ｔｄを有する基準信号Ｖ ref と
比較してその誤差信号をローパスフィルタ５２を通し
て、誤差信号Ｖ P として基準レベル発生器３８に出力す
る。基準レベル発生器３８では、入力された誤差信号Ｖ
P を適当な直流レベルの出力信号Ｖ r に変換して出力す
る。
【００１０】そして、リニアリティ検出器３４からの出
力信号ＶL が、非線形回路２２，５４および５６に出力
され、その入出力特性を変化させる。したがって、非線
形回路５４および５６によって、それぞれ端子５８およ
び６０から出力される可変量制御信号ＶA およびＶa が
変換され、出力信号ＶA ´およびＶa ´として、加算器
６２および６４に出力される。加算器６２および６４に
は、それぞれ基準レベル発生器３８から出力信号Ｖr が
入力されるので、加算器６２は出力信号ＶA ´と誤差信
号Ｖr とを加算して可変遅延線３０に出力し、加算器６
４は出力信号Ｖa ´と出力信号Ｖr とを加算して可変遅
延線３２に出力する。
力信号ＶL が、非線形回路２２，５４および５６に出力
され、その入出力特性を変化させる。したがって、非線
形回路５４および５６によって、それぞれ端子５８およ
び６０から出力される可変量制御信号ＶA およびＶa が
変換され、出力信号ＶA ´およびＶa ´として、加算器
６２および６４に出力される。加算器６２および６４に
は、それぞれ基準レベル発生器３８から出力信号Ｖr が
入力されるので、加算器６２は出力信号ＶA ´と誤差信
号Ｖr とを加算して可変遅延線３０に出力し、加算器６
４は出力信号Ｖa ´と出力信号Ｖr とを加算して可変遅
延線３２に出力する。
【００１１】動作において、補正回路１４の端子２８に
は、図３に示すような入力信号Ｖinが入力され、端子５
８および６０には、それぞれ制御信号ＶA およびＶa が
入力される。入力信号Ｖin，制御信号ＶA およびＶ
a は、それぞれ補正回路１４用の信号である。制御信号
ＶA とＶa とは、Ｖa ＝ＶA ±ΔＶの関係があり、制御
信号Ｖa は制御信号ＶAを中心として、正負対称にΔＶ
の振幅で振動する矩形波である。制御信号Ｖa の平均値
が制御信号ＶA となり、また、ΔＶの大きさは、可変範
囲すなわち可変遅延装置１０の用途に応じて決定され
る。
は、図３に示すような入力信号Ｖinが入力され、端子５
８および６０には、それぞれ制御信号ＶA およびＶa が
入力される。入力信号Ｖin，制御信号ＶA およびＶ
a は、それぞれ補正回路１４用の信号である。制御信号
ＶA とＶa とは、Ｖa ＝ＶA ±ΔＶの関係があり、制御
信号Ｖa は制御信号ＶAを中心として、正負対称にΔＶ
の振幅で振動する矩形波である。制御信号Ｖa の平均値
が制御信号ＶA となり、また、ΔＶの大きさは、可変範
囲すなわち可変遅延装置１０の用途に応じて決定され
る。
【００１２】初期状態として、非線形回路２２，５４お
よび５６に入力されるリニアリティ検出器３４からの出
力信号ＶL をＶL ＝０とする。ここで、非線形回路２
２，５４および５６の入出力特性が図４で示されるとす
ると、ＶL ＝０の場合には、入出力特性は原点を通る正
比例の直線６６で示される。したがって、非線形回路５
４および５６のそれぞれの入力信号ＶA およびＶa がそ
のままの大きさの出力信号ＶA ´およびＶa ´として出
力され、それぞれの波形は図３で示される。因みに、図
４に示す入出力特性は、出力信号ＶL をパラメータとし
て、出力信号ＶLが大きくなるに従って、下方へ徐々に
大きく湾曲する曲線となる。ＶL ＝ＶM の場合には曲線
６８で示され、０＜ＶL ＜ＶM の場合には、直線６６と
曲線６８との中間のたとえば曲線７０で示され、ＶL ＞
ＶM の場合には曲線６８より湾曲したたとえば曲線７２
で示される。
よび５６に入力されるリニアリティ検出器３４からの出
力信号ＶL をＶL ＝０とする。ここで、非線形回路２
２，５４および５６の入出力特性が図４で示されるとす
ると、ＶL ＝０の場合には、入出力特性は原点を通る正
比例の直線６６で示される。したがって、非線形回路５
４および５６のそれぞれの入力信号ＶA およびＶa がそ
のままの大きさの出力信号ＶA ´およびＶa ´として出
力され、それぞれの波形は図３で示される。因みに、図
４に示す入出力特性は、出力信号ＶL をパラメータとし
て、出力信号ＶLが大きくなるに従って、下方へ徐々に
大きく湾曲する曲線となる。ＶL ＝ＶM の場合には曲線
６８で示され、０＜ＶL ＜ＶM の場合には、直線６６と
曲線６８との中間のたとえば曲線７０で示され、ＶL ＞
ＶM の場合には曲線６８より湾曲したたとえば曲線７２
で示される。
【００１３】したがって、ＶL ＝０の場合には、可変遅
延線３０には、加算器６２から信号（ＶA ´＋Ｖｒ）で
表される駆動電圧が与えられ、その遅延時間は図６に示
す制御特性によって決定され、出力信号Ｒが出力され
る。また、可変遅延線３２には、（Ｖa ´＋Ｖr ）で表
される駆動電圧が与えられる。この可変遅延線３２に与
えられる駆動電圧は、上述した制御信号ＶA とＶa との
関係から分かるように、可変遅延線３０に与えられた駆
動電圧を中心として正負対称にΔｖの振幅で振動する矩
形波であり、可変遅延線３２からの出力信号Ｖの遅延時
間も、図６に示す制御特性によって決定される。したが
って、図５に示すように、可変遅延線３２の出力信号Ｖ
は、可変遅延線３０の出力信号Ｒに対して、位相が遅れ
る期間と進む期間が交互に現れるように出力される。そ
して、出力信号ＲおよびＶが位相比較器４２に入力さ
れ、位相比較器４２で出力信号Ｒを基準として出力信号
Ｖの遅れ時間Ｔｄ１および進み時間Ｔｄ２が検出され、
遅れ時間検出信号および進み時間検出信号を出力する。
遅れ時間検出信号と進み時間検出信号とによって、制御
特性のリニアリティおよび可変範囲が検出される。
延線３０には、加算器６２から信号（ＶA ´＋Ｖｒ）で
表される駆動電圧が与えられ、その遅延時間は図６に示
す制御特性によって決定され、出力信号Ｒが出力され
る。また、可変遅延線３２には、（Ｖa ´＋Ｖr ）で表
される駆動電圧が与えられる。この可変遅延線３２に与
えられる駆動電圧は、上述した制御信号ＶA とＶa との
関係から分かるように、可変遅延線３０に与えられた駆
動電圧を中心として正負対称にΔｖの振幅で振動する矩
形波であり、可変遅延線３２からの出力信号Ｖの遅延時
間も、図６に示す制御特性によって決定される。したが
って、図５に示すように、可変遅延線３２の出力信号Ｖ
は、可変遅延線３０の出力信号Ｒに対して、位相が遅れ
る期間と進む期間が交互に現れるように出力される。そ
して、出力信号ＲおよびＶが位相比較器４２に入力さ
れ、位相比較器４２で出力信号Ｒを基準として出力信号
Ｖの遅れ時間Ｔｄ１および進み時間Ｔｄ２が検出され、
遅れ時間検出信号および進み時間検出信号を出力する。
遅れ時間検出信号と進み時間検出信号とによって、制御
特性のリニアリティおよび可変範囲が検出される。
【００１４】ここで、遅れ時間検出信号と進み時間検出
信号とがＴｄ１＝Ｔｄ２を満たせば、制御特性が実質的
にリニアであると判断される。この実施例では、比較器
４４に遅れ時間検出信号と進み時間検出信号とを入力
し、遅れ時間Ｔｄ１と進み時間Ｔｄ２との差を検出して
ＬＰＦ４６を通過させた後、出力信号ＶL として非線形
回路２２，５４および５６に出力する。したがって、非
線形回路２２，５４および５６の入出力特性が制御され
る。そして、最終的にＴｄ１＝Ｔｄ２を満たした時点で
出力信号ＶL が安定する。
信号とがＴｄ１＝Ｔｄ２を満たせば、制御特性が実質的
にリニアであると判断される。この実施例では、比較器
４４に遅れ時間検出信号と進み時間検出信号とを入力
し、遅れ時間Ｔｄ１と進み時間Ｔｄ２との差を検出して
ＬＰＦ４６を通過させた後、出力信号ＶL として非線形
回路２２，５４および５６に出力する。したがって、非
線形回路２２，５４および５６の入出力特性が制御され
る。そして、最終的にＴｄ１＝Ｔｄ２を満たした時点で
出力信号ＶL が安定する。
【００１５】このとき、ＶL ＝ＶM とすれば、非線形回
路２２，５４および５６の入出力特性は、図４に示す曲
線６８に変化する。したがって、非線形回路５４および
５６からの出力信号ＶA ´およびＶa ´は、図３にも示
すようになり、出力信号ＶA ´は制御信号ＶA より小さ
くなる。出力信号ＶA ´とＶa ´とを比較して分かるよ
うに、出力信号Ｖa ´は出力信号ＶA ´に対して正方向
に大きく振れる信号となる。そして、出力信号Ｖa ´と
出力信号Ｖr とが加算器６４で加算され、駆動電圧とし
て可変遅延線３２に供給され、出力信号ＶA ´と出力信
号Ｖr とが加算器６２で加算され、駆動電圧として可変
遅延線３０に与えられる。その結果、可変遅延線３０の
出力信号Ｒに対して、可変遅延線３２の出力信号Ｖは図
５に示すような位相関係となる。すなわち、ＶL ＝ＶM
のときは、ＶL ＝０のときと比較して、進み時間検出信
号の進み時間が増加して進み時間Ｔｄ´２となり、遅れ
時間検出信号の遅れ時間が減少して遅れ時間Ｔｄ´１と
なり、Ｔｄ´１＝Ｔｄ´２となる。したがって、端子６
０から入力された制御信号Ｖa に対して、実質的にリニ
アな制御特性が得られることになる。
路２２，５４および５６の入出力特性は、図４に示す曲
線６８に変化する。したがって、非線形回路５４および
５６からの出力信号ＶA ´およびＶa ´は、図３にも示
すようになり、出力信号ＶA ´は制御信号ＶA より小さ
くなる。出力信号ＶA ´とＶa ´とを比較して分かるよ
うに、出力信号Ｖa ´は出力信号ＶA ´に対して正方向
に大きく振れる信号となる。そして、出力信号Ｖa ´と
出力信号Ｖr とが加算器６４で加算され、駆動電圧とし
て可変遅延線３２に供給され、出力信号ＶA ´と出力信
号Ｖr とが加算器６２で加算され、駆動電圧として可変
遅延線３０に与えられる。その結果、可変遅延線３０の
出力信号Ｒに対して、可変遅延線３２の出力信号Ｖは図
５に示すような位相関係となる。すなわち、ＶL ＝ＶM
のときは、ＶL ＝０のときと比較して、進み時間検出信
号の進み時間が増加して進み時間Ｔｄ´２となり、遅れ
時間検出信号の遅れ時間が減少して遅れ時間Ｔｄ´１と
なり、Ｔｄ´１＝Ｔｄ´２となる。したがって、端子６
０から入力された制御信号Ｖa に対して、実質的にリニ
アな制御特性が得られることになる。
【００１６】次いで、可変遅延回路１２の可変範囲を制
御する動作について述べる。図２に示す位相比較器４２
で検出した遅れ時間と進み時間との合計が可変遅延回路
１２の可変範囲になるので、この合計時間と図５に示す
ように基準信号Ｖ ref の予め設定された可変範囲Ｔｄと
を比較器５０で比較する。すなわち、遅れ時間検出信号
と進み時間検出信号とを加算器４８で加算して可変範囲
検出信号を得、この可変範囲検出信号と基準信号Ｖ ref
とを比較器５０で比較して誤差信号を得る。この誤差信
号をＬＰＦ５２を通過させて誤差信号ＶP として基準レ
ベル発生器３８に入力し、基準レベル発生器３８で適当
な直流レベルに変換し出力信号Ｖ r として加算器２４，
６２および６４に入力する。可変範囲Ｔｄは、図６から
分かるように、駆動電圧Ｖ r 〜Ｖ r ＋２ΔＶで決定され
るので、加算器４８から出力される可変範囲検出信号の
可変範囲が基準信号Ｖ ref の可変範囲Ｔｄより大きい場
合には、基準レベル発生器３８から出力される出力信号
Ｖ r は大きくなり、逆に小さい場合には出力信号Ｖ r は
小さくなり、最終的に加算器４８によって加算された可
変範囲と基準信号Ｖ ref の可変範囲Ｔｄとが等しくなる
時点で出力信号Ｖ r が安定する。
御する動作について述べる。図２に示す位相比較器４２
で検出した遅れ時間と進み時間との合計が可変遅延回路
１２の可変範囲になるので、この合計時間と図５に示す
ように基準信号Ｖ ref の予め設定された可変範囲Ｔｄと
を比較器５０で比較する。すなわち、遅れ時間検出信号
と進み時間検出信号とを加算器４８で加算して可変範囲
検出信号を得、この可変範囲検出信号と基準信号Ｖ ref
とを比較器５０で比較して誤差信号を得る。この誤差信
号をＬＰＦ５２を通過させて誤差信号ＶP として基準レ
ベル発生器３８に入力し、基準レベル発生器３８で適当
な直流レベルに変換し出力信号Ｖ r として加算器２４，
６２および６４に入力する。可変範囲Ｔｄは、図６から
分かるように、駆動電圧Ｖ r 〜Ｖ r ＋２ΔＶで決定され
るので、加算器４８から出力される可変範囲検出信号の
可変範囲が基準信号Ｖ ref の可変範囲Ｔｄより大きい場
合には、基準レベル発生器３８から出力される出力信号
Ｖ r は大きくなり、逆に小さい場合には出力信号Ｖ r は
小さくなり、最終的に加算器４８によって加算された可
変範囲と基準信号Ｖ ref の可変範囲Ｔｄとが等しくなる
時点で出力信号Ｖ r が安定する。
【００１７】このようにして、出力信号ＶL および出力
信号Ｖr とによって、可変遅延回路１２を制御すること
で、端子２６から入力された可変遅延回路１２の制御信
号Ｖ d に対して、遅延時間はリニアに変化しかつ可変範
囲も常に設定した範囲内にできる可変遅延装置１０を得
ることができる。
信号Ｖr とによって、可変遅延回路１２を制御すること
で、端子２６から入力された可変遅延回路１２の制御信
号Ｖ d に対して、遅延時間はリニアに変化しかつ可変範
囲も常に設定した範囲内にできる可変遅延装置１０を得
ることができる。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１の実施例に用いられるリニアリティ検出器
可変範囲検出器，および基準レベル検出器の一例を示す
回路図である。
可変範囲検出器，および基準レベル検出器の一例を示す
回路図である。
【図３】図１の実施例を構成する補正回路の各部の信号
を示す波形図である。
を示す波形図である。
【図４】非線形回路の入出力特性を示すグラフである。
【図５】図２に示す回路図の各部の信号を示す波形図で
ある。
ある。
【図６】可変遅延素子の制御特性を示すグラフである。
１０ …可変遅延装置 １２ …可変遅延回路 １４ …補正回路 １６，３０，３２ …可変遅延線 ２２，５４，５６ …非線形回路 ２４，６２，６４ …加算器 ３４ …リニアリティ検出器 ３６ …可変範囲検出器 ３８ …基準レベル発生器
Claims (1)
- 【請求項１】入力信号を遅延して遅延出力信号を出力す
る第１のＣ−ＭＯＳインバータの可変遅延線(16)を含む
可変遅延回路(12)、および 前記可変遅延回路の制御特性のリニアリティおよび可変
範囲をそれぞれ制御する第１および第２の出力(VL,
Vr ）を前記可変遅延回路に与える補正回路(14)を備
え、 前記可変遅延回路は、前記第１の出力に従って第１の制
御信号(Vd)を修正して出力する第１の非線形回路（22)
、および前記第１の非線形回路の出力と前記第２の出
力とを加算して前記第１の可変遅延線(16)に与える第１
の加算器(24)を含み、 前記補正回路は、入力(28)を共通にしかつそれぞれ前記
第１の可変遅延線(16)と等しく構成される第２および第
３の可変遅延線(30,32) 、前記第２および第３の可変遅
延線の出力に基づいて制御特性のリニアリティを検出し
て前記第１の出力を出力するリニアリティ検出手段(3
4)、前記第２および第３の可変遅延線の出力に基づいて
可変範囲を検出する可変範囲検出手段(36)、前記可変範
囲検出手段の出力に応じて前記第２の出力を出力する基
準レベル発生手段(38)、前記第１の出力によって第２お
よび第３の制御信号をそれぞれ変換して出力する第２お
よび第３の非線形回路(54,56) 、前記第２の非線形回路
の出力と前記第２の出力とを加算して前記第２の可変遅
延線に与える第２の加算器(62)、および前記第３の非線
形回路の出力と前記第２の出力とを加算して前記第３の
可変遅延線に与える第３の加算器(64)を含 む、可変遅延
装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158983A JP2675455B2 (ja) | 1991-06-28 | 1991-06-28 | 可変遅延装置 |
| CA002072393A CA2072393C (en) | 1991-06-28 | 1992-06-26 | Variable delay device |
| DE69210693T DE69210693T2 (de) | 1991-06-28 | 1992-06-26 | Einstellbare Verzögerungsanordnung |
| US07/904,689 US5285122A (en) | 1991-06-28 | 1992-06-26 | Variable delay device |
| EP92110803A EP0520485B1 (en) | 1991-06-28 | 1992-06-26 | Variable delay device |
| KR1019920011351A KR100270792B1 (ko) | 1991-06-28 | 1992-06-27 | 가변 지연 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3158983A JP2675455B2 (ja) | 1991-06-28 | 1991-06-28 | 可変遅延装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0514150A JPH0514150A (ja) | 1993-01-22 |
| JP2675455B2 true JP2675455B2 (ja) | 1997-11-12 |
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ID=15683653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3158983A Expired - Fee Related JP2675455B2 (ja) | 1991-06-28 | 1991-06-28 | 可変遅延装置 |
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| JP (1) | JP2675455B2 (ja) |
| KR (1) | KR100270792B1 (ja) |
| CA (1) | CA2072393C (ja) |
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| US8570881B2 (en) * | 2006-03-28 | 2013-10-29 | Advanced Micro Devices, Inc. | Transmitter voltage and receiver time margining |
| US7817761B2 (en) * | 2007-06-01 | 2010-10-19 | Advanced Micro Devices, Inc. | Test techniques for a delay-locked loop receiver interface |
| WO2009016704A1 (ja) | 2007-07-27 | 2009-02-05 | Fujitsu Limited | 可変遅延回路、可変遅延回路制御方法及び入出力回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4041533A (en) * | 1974-09-28 | 1977-08-09 | Matsushita Electric Industrial Co., Ltd. | Delay circuitry |
| US4737670A (en) * | 1984-11-09 | 1988-04-12 | Lsi Logic Corporation | Delay control circuit |
| US4766559A (en) * | 1986-03-31 | 1988-08-23 | Tektronix Inc. | Linearity correcting control circuit for tunable delay line |
| JPS6369314A (ja) * | 1986-09-11 | 1988-03-29 | Sony Corp | Ｃｍｏｓ回路を用いた可変遅延装置 |
| JP3077813B2 (ja) * | 1990-05-11 | 2000-08-21 | ソニー株式会社 | プログラマブル遅延回路 |
| FI913869L (fi) * | 1990-09-27 | 1992-03-28 | Philips Nv | Anordning foer foerbaettring av signaloevergaongar. |
-
1991
- 1991-06-28 JP JP3158983A patent/JP2675455B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-26 US US07/904,689 patent/US5285122A/en not_active Expired - Lifetime
- 1992-06-26 EP EP92110803A patent/EP0520485B1/en not_active Expired - Lifetime
- 1992-06-26 CA CA002072393A patent/CA2072393C/en not_active Expired - Fee Related
- 1992-06-26 DE DE69210693T patent/DE69210693T2/de not_active Expired - Fee Related
- 1992-06-27 KR KR1019920011351A patent/KR100270792B1/ko not_active IP Right Cessation
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|---|---|
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| CA2072393A1 (en) | 1992-12-29 |
| JPH0514150A (ja) | 1993-01-22 |
| EP0520485B1 (en) | 1996-05-15 |
| KR930001399A (ko) | 1993-01-16 |
| US5285122A (en) | 1994-02-08 |
| CA2072393C (en) | 2000-08-15 |
| EP0520485A1 (en) | 1992-12-30 |
| KR100270792B1 (ko) | 2000-12-01 |
| DE69210693D1 (de) | 1996-06-20 |
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