JPS62139408A - クロツク発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 入力信号を基にその入力信号の２倍の周波数のクロック
信号を発生するクロック発生回路に於いて、出力クロッ
ク信号の平均値を検出し、その平均値が一定となるよう
に、電圧制御遅延回路の遅延量を制御し、入力信号を遅
延した信号と遅延しない信号との排他的論理和によって
、入力信号の２倍の周波数を有し、且つ所望のデユーテ
ィ、例えば、デユーティ５０％のクロック信号を安定に
出力できるものである。

〔産業上の利用分野〕

本発明は、入力信号の２倍の周波数のクロック信号を発
生するクロック発生回路に関するものである。

〔従来の技術〕

入力信号の２倍の周波数のクロック信号を発生する従来
のクロック発生回路は、例えば、第４図又は第５図に示
すように、ＣＲ遅延回路又はゲート遅延回路を用いた構
成が一般的である。第４図に於いては、入力端子３１に
加えられた信号は、抵抗３４とコンデンサ３５とからな
る遅延回路を介して排他的論理和回路３３の一方の入力
信号となり、又ゲート回路３２を介して排他的論理和回
路３３の他方の入力信号となる。従って、排他的論理和
回路３３の出力信号は、遅延回路による遅延量に対応し
たデユーティで、且つ入力端子３１に加えられた入力信
号の２倍の周波数の信号となり、出力端子３６からクロ
ック信号として出力される。

又第５図に於いては、入力端子３７に加えられた信号は
、′＃１続接続されたゲート回路３８〜４０からなる遅
延回路を介して排他的論理和回路４１の一方の入力信号
となり、又入力端子３７から直接的に排他的論理和回路
４１の他方の入力信号となる。従って、排他的論理和回
路４１の出力信号は、ゲート回路３８〜４０の遅延時間
を利用した遅延回路による遅延量に対応したデユーティ
で、且つ入力端子３７に加えられた入力信号の２倍の周
波数の信号となり、出力端子４２からクロック信号とし
て出力される。

〔発明が解決しようとする問題点〕

前述の第４図又は第５図に示す従来のクロック発生回路
は、固定の遅延量を有するＣＲ回路又はゲート回路から
なる遅延回路を用いているものであり、クロック信号は
一般にデユーティ５０％のものであるから、入力信号が
デユーティ５０％の場合には、遅延回路による遅延時間
を入力信号の周期の１／４の時間となるように正確に設
定する必要がある。しかし、温度変化や経時変化により
回路素子の特性が変化し、初期設定を正確に行ったとし
ても、遅延時間が変化するから、出力クロック信号のデ
ユーティが初期設定時と異なるものとなる。

そこで、出力クロック信号のデユーティ調整の為に、Ｃ
Ｒ回路の時定数を切換えるか、又はゲート回路の縦続接
続数を切換えることが考えられるが、温度変動等が発生
する度に調整することになるから、所望のデユーティの
クロック信号を安定に発生させることは困難であった。

本発明は、所望のデユーティのクロック信号を安定に発
生させることを目的とするものである。

〔問題点を解決するための手段〕

本発明のクロック発生回路は、制御電圧によって遅延量
が制御される電圧制御遅延回路１と、この電圧制御遅延
回路１の入力信号と、出力信号とを加える排他的論理和
回路２と、この排他的論理和回路２の出力信号を出力ク
ロック信号とし、この出力クロック信号の平均値を検出
して、電圧制御遅延回路１の制御電圧とし、平均値が一
定となるように制御する平均値検出回路３とを備えたも
のである。

〔作用〕

電圧制御遅延回路ｌは、制御電圧により信号の遅延量を
制御できるものであり、排他的論理和回路２に直接的に
入力させる一方の信号に対して、他方の信号の遅延時間
を無段階に制御することができる。又出力クロック信号
の平均値は、その出力クロック信号のデユーティに対応
するものであり、例えば、デユーティ５０％の場合は、
平均値は、ピーク値の１／２となるから、この平均値が
一定となるように電圧制御遅延回路１の遅延量を、平均
値検出回路３により検出した平均値に対応した制御電圧
によって制御することにより、温度変動等により回路素
子の特性が変化しても、初期設定された所望のデユーテ
ィのクロック信号を発生することができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細説明す
る。

第２図は本発明の実施例のブロック図であり、１１は電
圧制御遅延回路、１２は排他的論理和回路、１３は平均
値検出回路、１４は制御電圧を出力する増幅器、１５は
ゲート回路、１６は遅延線、１７〜１９は可変容量ダイ
オード、２０はコンデンサ、２１は積分回路、２２は比
較回路、２３は入力端子、２４は出力端子である。電圧
制御遅延回路１１は、遅延線１６と複数の可変容量ダイ
オード１７〜１９とコンデンサ２０とにより構成されて
いる実施例を示すものであり、遅延線１６に分布容量的
に可変容量ダイオード１７〜１９を接続し、増幅器１４
の出力の制御電圧を印加すると、遅延線１６の入力端子
はゲート回路１５の出力インピーダンスを介して、又出
力端子は排他的論理和回路１２の入力インピーダンスを
介して接地されている状態となるから、可変容量ダイオ
ード１７〜１９に制御電圧が印加されることになり、そ
の制御電圧に対応して容量が変化して遅延量がｉｉ！Ｉ
　ｉ卸されることになる。

入力端子２３に加えられた入力信号は、ゲート回路１５
を介して直接的に排他的論理和回路１２の一方の入力信
号となり、又ゲート回路１５と電圧制御遅延回路１１と
を介して排他的論理和回路１２の他方の入力信号となる
。従って、排他的論理和回路１２から電圧制御遅延回路
１１による遅延時間に対応したデユーティのクロック信
号が出力端子２４から出力することができる。

この出力クロック信号を平均値検出回路１３に加えて、
積分回路２１で積分すると、出力クロック信号のデユー
ティに対応した積分出力信号が得られ、平滑化して比較
回路２２で設定基準値と比較することにより制御信号が
得られ、増幅器１４により増幅して電圧制御遅延回路１
１の制御電圧とする。従って、デユーティ５０％となる
ように比較回路２２に於ける基準値を設定することによ
り、出力クロック信号のデユーティが５０％となるよう
に、即ち、平均値がピーク値の１／２となるように、電
圧制御遅延回路１１に於ける遅延量が制御電圧によって
制御されることになる。

第３図は動作説明図であり、（ａｌは入力１３号、（ｂ
ｌはゲート回路１５の出力信号、（Ｃ）はτ１の遅延を
与えられた電圧制御遅延回路１１の出力信号、ｆｄｌは
排他的論理和回路１２の出力信号、即ち、出力クロック
信号の一例を示す。

排他的論理和回路１２には、（ｂ）、　（Ｃ）に示す信
号が入力されるから、その出力信号は、（ｄ）に示すよ
うに、電圧制御遅延回路１１による遅延時間で１に対応
したパルス幅で、且つ人力信号の２倍の周波数のクロッ
ク信号となる。例えば、入力信号のデユーティが５０％
の場合に、電圧制御遅延回路１１による遅延時間τ１を
、入力信号の周期のｌ／４とすると、出力クロック信号
は、デユーティ５０％で周期は入力信号の１／２となる
。

この出力クロック信号を平均値検出回路１３に加えて、
積分回路２１で積分すると、デユーティ５０％の場合は
、ピーク値の１／２のＬＬで示す積分出力となる。この
積分出力を比較回路２２で比較して電圧制御遅延回路１
１を制御することになる。例えば、電圧制御遅延回路１
１の遅延時間がτ２となると、出力クロック信号は、（
ｄ）の点線で示すようにパルス幅の狭いものとなり、デ
ユーティは小さくなる。従って、積分出力は、例えば、
Ｌ２で示すように、デユーティ５０％の場合より小さく
なる。この積分出力を比較回路２２で比較して、電圧制
御遅延回路１１の遅延時間がτ２からτ１になるように
制御することにより、設定されたデユーティ５０％のク
ロック信号を出力することができる。

又入力信号のデユーティが変化した場合は、出力クロッ
ク信号のデユーティが設定された値となるように、電圧
制御遅延回路１１の遅延量が制御されるので、温度変動
は勿論のこと、入力信号のデユーティの変化に対しても
、安定に所望のデユーティのクロック信号を出力するこ
とが可能となる。

電圧制御遅延回路１１としては、前述の実施例以外の制
御電圧によって遅延量を制御する構成を用いることがで
きるものである。

〔発明の効果〕

以上説明したように、本発明は、排他的論理和回路２．
１２に遅延させた入力信号と、遅延させない入力信号と
を加えて、入力信号の２倍の周波数のクロック信号を発
生させるもので、電圧制御遅延回路１．１１により入力
信号を遅延させ、平均値検出回路３．１３により出力ク
ロック信号の平均値を検出してこの平均値が設定された
値となるように、電圧制御遅延回路１．１１の遅延量を
制御するものであるから、出力クロック信号の平均値を
検出する平均値検出回路３．１３の基準値を設定するだ
けで、無調整で所望のデユーティのクロック信号を発生
することができる。更に、温度変動や入力信号のデユー
ティの変動に対しても、電圧制御遅延回路１．１１の遅
延量が自動的に制御されるので、所望のデユーティのク
ロック信号を安定して出力することができる利点がある
。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は第２図の動作説明図、第４
図及び第５図は従来例の要部回路図である。 １．１１は電圧制御遅延回路、２，１２は排他的論理和
回路、３．１３は平均値検出回路、１４は増幅器、１５
はゲート回路、１６は遅延線、１７〜１９は可変容量ダ
イオード、２０はコンデンサ、２１は積分回路、２２は
比較回路、２３は入力端子、２４は出力端子である。

Claims (1)

1. 【特許請求の範囲】 制御電圧によって遅延量が制御される電圧制御遅延回路
   （１）と、 該電圧制御遅延回路（１）の入力信号と、該電圧制御遅
   延回路（１）の出力信号とを加える排他的論理和回路（
   ２）と、 該排他的論理和回路（２）の出力信号を出力クロック信
   号とし、且つ該出力クロック信号の平均値を検出して該
   平均値が一定となるように前記電圧制御遅延回路（１）
   の制御電圧を形成する平均値検出回路（３）とを備えた ことを特徴とするクロック発生回路。