JPH0140437B2 - - Google Patents
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- JPH0140437B2 JPH0140437B2 JP23401483A JP23401483A JPH0140437B2 JP H0140437 B2 JPH0140437 B2 JP H0140437B2 JP 23401483 A JP23401483 A JP 23401483A JP 23401483 A JP23401483 A JP 23401483A JP H0140437 B2 JPH0140437 B2 JP H0140437B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- circuit
- charge
- output
- transistor
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- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 description 3
- 239000002699 waste material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体記憶装置、特にそのビツト線
のチヤージアツプ回路に関する。
のチヤージアツプ回路に関する。
従来技術と問題点
メモリの読出しに際してビツト線をプリチヤー
ジし、メモリセルの記憶内容に応じて該ビツト線
のレベルをプリチヤージレベルに保つか或いは変
え、それをセンスすることにより記憶内容の読出
しを行なうことは同期型の半導体記憶装置ではよ
く用いられる。
ジし、メモリセルの記憶内容に応じて該ビツト線
のレベルをプリチヤージレベルに保つか或いは変
え、それをセンスすることにより記憶内容の読出
しを行なうことは同期型の半導体記憶装置ではよ
く用いられる。
プリチヤージはビツト線を電源へ一時的に接続
することで行なうのが普通であり、そして該接続
はスイツチングトランジスタに一定幅のパルスを
所定タイミングで与えてオンにすることにより行
なう。しかしこのような方式では該パルスの幅お
よびタイミングを最適に設定するのが難しく、動
作の確実性を保証すべく余裕を持たせることにな
り、無駄が生じる。具体的には、ビツト線は多数
あり、立上り特性にも差があるから、パルス幅は
一番遅い立上り特性のビツト線がプリチヤージさ
れかつそれに一定時間（余裕）加えたものにさ
れ、タイミングは読出し前で、上記プリチヤージ
が充分行なわれる（上記パルス幅が確保される）
ようにする時刻にされる。かゝるパルス幅などは
推定の要素が入るので、動作の確実性を期すなら
これを大きくとらねばならず、実際には不必要な
ものが入るのは避けられない。
することで行なうのが普通であり、そして該接続
はスイツチングトランジスタに一定幅のパルスを
所定タイミングで与えてオンにすることにより行
なう。しかしこのような方式では該パルスの幅お
よびタイミングを最適に設定するのが難しく、動
作の確実性を保証すべく余裕を持たせることにな
り、無駄が生じる。具体的には、ビツト線は多数
あり、立上り特性にも差があるから、パルス幅は
一番遅い立上り特性のビツト線がプリチヤージさ
れかつそれに一定時間（余裕）加えたものにさ
れ、タイミングは読出し前で、上記プリチヤージ
が充分行なわれる（上記パルス幅が確保される）
ようにする時刻にされる。かゝるパルス幅などは
推定の要素が入るので、動作の確実性を期すなら
これを大きくとらねばならず、実際には不必要な
ものが入るのは避けられない。
発明の目的
本発明はかゝる点を改善し、必要最小限のパル
ス幅でよく、タイミングにも無駄が一切ないビツ
ト線チヤージアツプ回路を提供しようとするもの
である。
ス幅でよく、タイミングにも無駄が一切ないビツ
ト線チヤージアツプ回路を提供しようとするもの
である。
発明の構成
本発明はビツト線チヤージアツプ回路１０と、
それぞれトランジスタＱ１〜Ｑ４を介して該ビツ
ト線チヤージアツプ回路１０に接続された複数の
ビツト線と、該トランジスタを選択的に導通させ
るデコード出力CD１〜CD４を発生するデコーダ
と、チヤージアツプ特性が前記ビツト線と同等に
構成されたダミービツト線DBLと、該ダミービ
ツト線を充電するためのダミービツト線用チヤー
ジアツプ回路３０と、前記デコーダから複数のデ
コード出力CD１〜CD４を受け、該デコード出力
の発生を検出する回路４０と、該デコード出力の
発生検出に応答して前記ビツト線チヤージアツプ
回路１０及びダミービツト線用チヤージアツプ回
路３０を作動させて、該ダミービツト線及び該デ
コード出力によつて選択されたビツト線のみの充
電を開始させ、且つ該ダミービツト線の電位が所
定電位になつたことを検出した前記ビツト線チヤ
ージアツプ回路の動作を停止せしめる制御回路６
０，７０とを具備することを特徴とするが、次に
実施例を参照しながらこれを説明する。
それぞれトランジスタＱ１〜Ｑ４を介して該ビツ
ト線チヤージアツプ回路１０に接続された複数の
ビツト線と、該トランジスタを選択的に導通させ
るデコード出力CD１〜CD４を発生するデコーダ
と、チヤージアツプ特性が前記ビツト線と同等に
構成されたダミービツト線DBLと、該ダミービ
ツト線を充電するためのダミービツト線用チヤー
ジアツプ回路３０と、前記デコーダから複数のデ
コード出力CD１〜CD４を受け、該デコード出力
の発生を検出する回路４０と、該デコード出力の
発生検出に応答して前記ビツト線チヤージアツプ
回路１０及びダミービツト線用チヤージアツプ回
路３０を作動させて、該ダミービツト線及び該デ
コード出力によつて選択されたビツト線のみの充
電を開始させ、且つ該ダミービツト線の電位が所
定電位になつたことを検出した前記ビツト線チヤ
ージアツプ回路の動作を停止せしめる制御回路６
０，７０とを具備することを特徴とするが、次に
実施例を参照しながらこれを説明する。
発明の実施例
第１図はCMOSマスクROMに適用した本発明
の実施例を示す。BL１，BL２，……は該マスク
ROMのビツト線で、一部しか示さないが各々多
数のメモリセルMCを接続される。各メモリセル
はｎチヤンネルFETからなり、ゲートにワード
線WD１〜WDnの１つが接続される。各メモリ
セルはゲール酸化膜の厚薄、チヤネル部の不純物
濃度の大小、配線抵抗の有無などによりデータ
“１”、“０”を記憶する。例えばデータ“１”記
憶のモリセルはゲート酸化膜が厚くて閾値電圧
Vthが高く、ワード線が選択されたＨ（ハイ）レ
ベルになつてもオンせず、これに対してデータ
“０”記憶のメモリセルはゲート酸化膜が薄くて
低いVthを持ち、ワード線が選択されてＨレベル
になるとオンして当該ビツト線をグランドへプル
ダウンする。各ビツト線はコラムデコーダの出力
CD１，CD２，……で開閉されるビツト線選択ト
ランジスタＱ１，Ｑ２，……を介して出力端
OUTへ共通に接続され、この出力端OUTがメモ
リセルの記憶データの読出し端子となる。この出
力端にはビツト線チヤージ回路１０が接続され、
これはｐチヤネルのMOSトランジスタ１２，１
４、およびｎチヤネルのMOSトランジスタ１６
からなり、トランジスタ１２，１６のゲートはチ
ツプイネーブルの反転信号が与えられ、トラ
ンジスタ１４のゲートはクロツク発生回路２０が
出力するクロツクφ0を与えられる。
の実施例を示す。BL１，BL２，……は該マスク
ROMのビツト線で、一部しか示さないが各々多
数のメモリセルMCを接続される。各メモリセル
はｎチヤンネルFETからなり、ゲートにワード
線WD１〜WDnの１つが接続される。各メモリ
セルはゲール酸化膜の厚薄、チヤネル部の不純物
濃度の大小、配線抵抗の有無などによりデータ
“１”、“０”を記憶する。例えばデータ“１”記
憶のモリセルはゲート酸化膜が厚くて閾値電圧
Vthが高く、ワード線が選択されたＨ（ハイ）レ
ベルになつてもオンせず、これに対してデータ
“０”記憶のメモリセルはゲート酸化膜が薄くて
低いVthを持ち、ワード線が選択されてＨレベル
になるとオンして当該ビツト線をグランドへプル
ダウンする。各ビツト線はコラムデコーダの出力
CD１，CD２，……で開閉されるビツト線選択ト
ランジスタＱ１，Ｑ２，……を介して出力端
OUTへ共通に接続され、この出力端OUTがメモ
リセルの記憶データの読出し端子となる。この出
力端にはビツト線チヤージ回路１０が接続され、
これはｐチヤネルのMOSトランジスタ１２，１
４、およびｎチヤネルのMOSトランジスタ１６
からなり、トランジスタ１２，１６のゲートはチ
ツプイネーブルの反転信号が与えられ、トラ
ンジスタ１４のゲートはクロツク発生回路２０が
出力するクロツクφ0を与えられる。
第１図で鎖線より上部はクツクφ0の発生回路
である。DBLはダミービツト線で、ビツト線BL
１，BL２，……と同様に作られ、正規のビツト
線と同様の負荷を与えるようメモリセルも設けら
れるが、こらのメモリセルDMCはすべてオフさ
れる。またダミービツト線を出力端Ｂへ接続する
トランジスタQD（これはＱ１，Ｑ２，……相当
のもの）のゲート電源へ接続されて常時オン、つ
まりダミービツト線DBLは常に選択される。出
力端Ｂにはダミービツト線プリチヤージ回路３０
が接続され、これはｐチヤネルMOSトランジス
タ３２，３４，ｎチヤネルトランジスタ３６から
なる。トランジスタ３２，３６のゲートには信号
CEが、またトランジスタ３４のゲートにはノア
ゲート４０の出力が与えられる。ノアゲート４０
は複数個（ビツト線の本数に等しい）直列に接続
されたｐチヤネルMOSトランジスタ４１，４２，
……と、同じ複数個並列に接続されたｎチヤネル
MOSトランジスタ５１，５２……を備え、これ
らのｐ，ｎチヤネルMOSトランジスタの直列接
続点が出力端Ａになる。トランジスタ４１と５
１，４２と５２，……にはコラムデコーダの出力
CD１，CD２，……が加えられる。６０は第２の
ノアゲートで、ｐチヤネルMOSトランジスタ６
２，６４，ｎチヤネルMOSトランジスタ６６，
６８からなり、出力Ａ，Ｂ（こゝでは出力端とそ
の出力を同じ符号にする）のノア論理をとる。７
０は出力段のインバータで、ｐチヤネルMOSト
ランジスタ７２、ｎチヤネルMOSトランジスタ
７４からなり、前述のクロツクφ0を出力する。
である。DBLはダミービツト線で、ビツト線BL
１，BL２，……と同様に作られ、正規のビツト
線と同様の負荷を与えるようメモリセルも設けら
れるが、こらのメモリセルDMCはすべてオフさ
れる。またダミービツト線を出力端Ｂへ接続する
トランジスタQD（これはＱ１，Ｑ２，……相当
のもの）のゲート電源へ接続されて常時オン、つ
まりダミービツト線DBLは常に選択される。出
力端Ｂにはダミービツト線プリチヤージ回路３０
が接続され、これはｐチヤネルMOSトランジス
タ３２，３４，ｎチヤネルトランジスタ３６から
なる。トランジスタ３２，３６のゲートには信号
CEが、またトランジスタ３４のゲートにはノア
ゲート４０の出力が与えられる。ノアゲート４０
は複数個（ビツト線の本数に等しい）直列に接続
されたｐチヤネルMOSトランジスタ４１，４２，
……と、同じ複数個並列に接続されたｎチヤネル
MOSトランジスタ５１，５２……を備え、これ
らのｐ，ｎチヤネルMOSトランジスタの直列接
続点が出力端Ａになる。トランジスタ４１と５
１，４２と５２，……にはコラムデコーダの出力
CD１，CD２，……が加えられる。６０は第２の
ノアゲートで、ｐチヤネルMOSトランジスタ６
２，６４，ｎチヤネルMOSトランジスタ６６，
６８からなり、出力Ａ，Ｂ（こゝでは出力端とそ
の出力を同じ符号にする）のノア論理をとる。７
０は出力段のインバータで、ｐチヤネルMOSト
ランジスタ７２、ｎチヤネルMOSトランジスタ
７４からなり、前述のクロツクφ0を出力する。
第２図のタイムチヤートを参照しながら第１図
の回路の動作を説明するに、チツプイネーブルバ
ー信号はスタンバイ時STNはＨレベルであ
り、アクテイブ時ACTにＬ（ロウ）レベルにな
る。なおメモリはCE同期式とする。またスタン
バイ時にはコラムデコーダの出力CD１，CD２，
……は全てＬであり、ノアゲート４０の出力Ａは
Ｈである。また信号がＨであるとチヤージ回
路３０ではトランジスタ３６がオン、３２はオ
フ、そして３４もオフであるから出力ＢはＬであ
る。このためノアゲート６０の出力はＬ、インバ
ータ７０の出力φ0はＨとなる。メモリ部のチヤ
ージ回路１０ではトランジスタ１６がオン、トラ
ンジスタ１２及び１４がオフであるから出力
OUTはＬである。
の回路の動作を説明するに、チツプイネーブルバ
ー信号はスタンバイ時STNはＨレベルであ
り、アクテイブ時ACTにＬ（ロウ）レベルにな
る。なおメモリはCE同期式とする。またスタン
バイ時にはコラムデコーダの出力CD１，CD２，
……は全てＬであり、ノアゲート４０の出力Ａは
Ｈである。また信号がＨであるとチヤージ回
路３０ではトランジスタ３６がオン、３２はオ
フ、そして３４もオフであるから出力ＢはＬであ
る。このためノアゲート６０の出力はＬ、インバ
ータ７０の出力φ0はＨとなる。メモリ部のチヤ
ージ回路１０ではトランジスタ１６がオン、トラ
ンジスタ１２及び１４がオフであるから出力
OUTはＬである。
スタンバイからアクテイブに切換わると信号
CEはＬになり、またコラムデコーダの出力CD
１，CD２，……の１つがＨになつてビツト線の
１つが選択される。Ｈになるコラムデコーダ出力
はCD１とするとノアゲート４０ではトランジス
タ４１がオフ、トランジスタ５１がオンになるの
で出力ＡはＬになり、チヤージ回路３０ではトラ
ンジスタ３６がオフ、トランジスタ３４がオンに
なるのでダミービツト線DBLのチヤージアツプ
が始まる。しかしチヤージアツプが始つた頭初は
出力ＢはまだＬレベルであるからノアゲート６０
の２入力Ａ，Ｂは共にＬになり、その出力はＨ、
従つてインバータ７０の出力クロツクφ0はＬに
なる。クロツクφ0がＬになるとチヤージ回路１
０ではｐチヤネルトランジスタ１４がオンにな
り、ｎチヤネルトランジスタ１６はオフであるか
らビツト線出力部および信号CD１により選択さ
れたビツト線BL１のチヤージアツプが開始する。
ダミービツト線DBLはビツト線BL１，BL２，
……と同様に作られているので、充電特性もビツ
ト線と同じである。なおこのプリチヤージ段階で
はワード線によるメモリセル選択は行なわれてい
ないから全セルオフの状態にあり、これはダミー
ビツト線DBLのメモリセルと同じである。各ビ
ツト線の充電特性に差があることを考慮すると、
ダミービツト線DBLは容量を付加するなりして
最も遅いビツト線に合わせるとよい。
CEはＬになり、またコラムデコーダの出力CD
１，CD２，……の１つがＨになつてビツト線の
１つが選択される。Ｈになるコラムデコーダ出力
はCD１とするとノアゲート４０ではトランジス
タ４１がオフ、トランジスタ５１がオンになるの
で出力ＡはＬになり、チヤージ回路３０ではトラ
ンジスタ３６がオフ、トランジスタ３４がオンに
なるのでダミービツト線DBLのチヤージアツプ
が始まる。しかしチヤージアツプが始つた頭初は
出力ＢはまだＬレベルであるからノアゲート６０
の２入力Ａ，Ｂは共にＬになり、その出力はＨ、
従つてインバータ７０の出力クロツクφ0はＬに
なる。クロツクφ0がＬになるとチヤージ回路１
０ではｐチヤネルトランジスタ１４がオンにな
り、ｎチヤネルトランジスタ１６はオフであるか
らビツト線出力部および信号CD１により選択さ
れたビツト線BL１のチヤージアツプが開始する。
ダミービツト線DBLはビツト線BL１，BL２，
……と同様に作られているので、充電特性もビツ
ト線と同じである。なおこのプリチヤージ段階で
はワード線によるメモリセル選択は行なわれてい
ないから全セルオフの状態にあり、これはダミー
ビツト線DBLのメモリセルと同じである。各ビ
ツト線の充電特性に差があることを考慮すると、
ダミービツト線DBLは容量を付加するなりして
最も遅いビツト線に合わせるとよい。
ビツト線BL１の充電が終る頃ダミービツト線
DBLの充電も終り、チヤージ回路３０の出力Ｂ
はＨレベルになる。従つてノアゲート６０の出力
はＬになり、インバータ７０の出力クロツクφ0
はＨになる。この結果充電回路１０ではトランジ
スタ１４がオフになり、充電は終了する。この後
ワード線選択を行ない、例えばWD１をＨにする
と、メモリセルMCが低い閾値（前記例では書込
み情報“０”）なら該セルはオンになり、ビツト
線BL１をグランドにプルダウンする。該メモリ
セルが高い閾値なら該セルはオフのまゝであり、
ビツト線BL１のプルダウンはない。第２図では
これを出力CUTの“Ｈ”，“Ｌ”で示している。
DBLの充電も終り、チヤージ回路３０の出力Ｂ
はＨレベルになる。従つてノアゲート６０の出力
はＬになり、インバータ７０の出力クロツクφ0
はＨになる。この結果充電回路１０ではトランジ
スタ１４がオフになり、充電は終了する。この後
ワード線選択を行ない、例えばWD１をＨにする
と、メモリセルMCが低い閾値（前記例では書込
み情報“０”）なら該セルはオンになり、ビツト
線BL１をグランドにプルダウンする。該メモリ
セルが高い閾値なら該セルはオフのまゝであり、
ビツト線BL１のプルダウンはない。第２図では
これを出力CUTの“Ｈ”，“Ｌ”で示している。
アクテイブでチツプイネーブルバー信号が
Ｌになるとトランジスタ１６がオフになると共に
トランジスタ１２がオンになる。しかしこのトラ
ンジスタ１２のgmは小であり、ビツト線の実質
的なチヤージングはgmが大のトランジスタ１４
により行なわれる。そのためトランジスタ１４に
よるチヤージアツプ動作期間中は仮にワード線を
選択状態としてもビツト線上には正確なデータ出
力レベルは出ず、従つて読出し動作をできるだけ
速くするには実質的なプリチヤージ動作をできる
だけ速く完了しておく必要がある。唯、クロツク
φ0がＨに戻つてトランジスタ１４がオフになつ
てもトランジスタ１２はオンになつているから、
出力OUTのＬレベルは選択されたメモリセルと
トランジスタ１２のgm比により定まる値をとる。
これは出力OUTをVCC，VSS間で振らせる場合に
比べて振幅が小さく、高速動作を可能にする。
Ｌになるとトランジスタ１６がオフになると共に
トランジスタ１２がオンになる。しかしこのトラ
ンジスタ１２のgmは小であり、ビツト線の実質
的なチヤージングはgmが大のトランジスタ１４
により行なわれる。そのためトランジスタ１４に
よるチヤージアツプ動作期間中は仮にワード線を
選択状態としてもビツト線上には正確なデータ出
力レベルは出ず、従つて読出し動作をできるだけ
速くするには実質的なプリチヤージ動作をできる
だけ速く完了しておく必要がある。唯、クロツク
φ0がＨに戻つてトランジスタ１４がオフになつ
てもトランジスタ１２はオンになつているから、
出力OUTのＬレベルは選択されたメモリセルと
トランジスタ１２のgm比により定まる値をとる。
これは出力OUTをVCC，VSS間で振らせる場合に
比べて振幅が小さく、高速動作を可能にする。
この回路ではビツト線プリチヤージ用のクロツ
クφ0は、メモリがスタンバイからアクテイブに
入つたコラムデコーダが出力を生じるとき発生
し、ビツト線プリチヤージが終る頃、それをダミ
ービツト線で検出して消滅するので、ビツト線チ
ヤージは必要時刻に必要時間行なうことができ、
余分な時間の介入がない。従つてメモリ読出しの
高速化が図れる。
クφ0は、メモリがスタンバイからアクテイブに
入つたコラムデコーダが出力を生じるとき発生
し、ビツト線プリチヤージが終る頃、それをダミ
ービツト線で検出して消滅するので、ビツト線チ
ヤージは必要時刻に必要時間行なうことができ、
余分な時間の介入がない。従つてメモリ読出しの
高速化が図れる。
またこの記憶装置では各ビツト線を、コラムデ
コーダの出力でオフするトランジスタＱ１，Ｑ
２，……を介してビツト線チヤージ回路へ接続
し、選択ビツト線のみプリチヤージされるように
している。これは全ビツト線をプリチヤージする
記憶装置より、プリチヤージ電源が小容量で済
み、迅速なプリチヤージが可能になる。本発明は
この選択ビツト線のみプリチヤージするメモリの
プリチヤージ期間を適切に設定することができ
る。
コーダの出力でオフするトランジスタＱ１，Ｑ
２，……を介してビツト線チヤージ回路へ接続
し、選択ビツト線のみプリチヤージされるように
している。これは全ビツト線をプリチヤージする
記憶装置より、プリチヤージ電源が小容量で済
み、迅速なプリチヤージが可能になる。本発明は
この選択ビツト線のみプリチヤージするメモリの
プリチヤージ期間を適切に設定することができ
る。
なお実施例ではマスクROMを挙げたが、本発
明はマスクROMに限らず、アクセスの都度チツ
プイネーブル状態とするクロツク信号に基づいて
先ずプリチヤージを必要とするクロツクCE同期
型のメモリに適用できる。
明はマスクROMに限らず、アクセスの都度チツ
プイネーブル状態とするクロツク信号に基づいて
先ずプリチヤージを必要とするクロツクCE同期
型のメモリに適用できる。
第１図は本発明の実施例を示す回路図、第２図
は動作説明用タイムチヤートである。 図面でBL１，BL２，……はビツト線、１４は
ビツト線を電源へ接続するトランジスタ、CD１，
CD２，……はビツト線を選択する信号、４０は
ノアゲート、DBLはダミービツト線、３０はダ
ミービツト線を充電する回路、６０および７０は
クロツクを出力する回路である。
は動作説明用タイムチヤートである。 図面でBL１，BL２，……はビツト線、１４は
ビツト線を電源へ接続するトランジスタ、CD１，
CD２，……はビツト線を選択する信号、４０は
ノアゲート、DBLはダミービツト線、３０はダ
ミービツト線を充電する回路、６０および７０は
クロツクを出力する回路である。
Claims (1)
- 【特許請求の範囲】 １ ビツト線チヤージアツプ回路１０と、それぞ
れトランジスタＱ１〜Ｑ４を介して該ビツト線チ
ヤージアツプ回路１０に接続された複数のビツト
線と、 該トランジスタを選択的に導通させるデコード
出力CD１〜CD４を発生するデコーダと、 チヤージアツプ特性が前記ビツト線と同等に構
成されたダミービツト線DBLと、 該ダミービツト線を充電するためのダミービツ
ト線用チヤージアツプ回路３０と、 前記デコーダから複数のデコード出力CD１〜
CD４を受け、該デコード出力の発生を検出する
回路４０と 該デコード出力の発生検出に応答して前記ビツ
ト線チヤージアツプ回路１０及びダミービツト線
用チヤージアツプ回路３０を作動させて、該ダミ
ービツト線及び該デコード出力によつて選択され
たビツト線のみの充電を開始させ、且つ該ダミー
ビツト線の電位が所定電位になつたことを検出し
て前記ビツトチヤージアツプ回路の動作を停止せ
しめる制御回路６０，７０とを 具備することを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234014A JPS60125998A (ja) | 1983-12-12 | 1983-12-12 | 半導体記憶装置 |
| US06/680,125 US4644501A (en) | 1983-12-12 | 1984-12-10 | Semiconductor memory device with charging circuit |
| DE8484308634T DE3484180D1 (de) | 1983-12-12 | 1984-12-12 | Halbleiterspeicheranordnung. |
| KR1019840007845A KR900006154B1 (ko) | 1983-12-12 | 1984-12-12 | 반도체 메모리 장치 |
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