[go: up one dir, main page]

KR0164797B1 - 라이트 리커버리 제어회로 및 그 제어방법 - Google Patents

라이트 리커버리 제어회로 및 그 제어방법 Download PDF

Info

Publication number
KR0164797B1
KR0164797B1 KR1019950007524A KR19950007524A KR0164797B1 KR 0164797 B1 KR0164797 B1 KR 0164797B1 KR 1019950007524 A KR1019950007524 A KR 1019950007524A KR 19950007524 A KR19950007524 A KR 19950007524A KR 0164797 B1 KR0164797 B1 KR 0164797B1
Authority
KR
South Korea
Prior art keywords
write
word line
write recovery
recovery
semiconductor memory
Prior art date
Application number
KR1019950007524A
Other languages
English (en)
Other versions
KR960035641A (ko
Inventor
김재철
곽충근
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950007524A priority Critical patent/KR0164797B1/ko
Publication of KR960035641A publication Critical patent/KR960035641A/ko
Priority to US08/979,302 priority patent/US5818770A/en
Application granted granted Critical
Publication of KR0164797B1 publication Critical patent/KR0164797B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야;
본 발명은 반도체 메모리장치의 라이트 리커버리 제어회로 및 그 제어방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제;
종래에는 라이트 리커버리시 특히, '로우'레벨의 데이타를 라이트한뒤 '하이'레벨의 데이타를 리드하는 경우, 비트라인이 충분히 상승되지 않은 상태에서 다음 사이클의 리드동작을 수행하므로서 반도체 메모리장치에서 오동작이 빈번하게 발생하였다.
3. 발명의 해결방법의 요지;
본 발명에서는 라이트 리커버리시 비트라인을 충분히 상승할 수 있도록 라이트(Write) 동작후 리드(Read) 동작으로 변환되어 지정된 워드라인이 활성화되는 시간을 지연하게 하였다. 지연방법은 디코더로 입력되는 프리디코더의 출력이 펄스발생기에 의해 활성화되도록 하는 회로구성을 부가하였다.
4. 발명의 중요한 용도;
이에 따라 라이트 리커버리시에는 다소 느린 액세스가 실행되지만 오동작을 수행하지 않게 되고, 다른 모드동작에서는 워드라인 인에이블시간을 줄여 고속동작하는 반도체 메모리장치가 구현된다.

Description

라이트 리커버리 제어회로 및 그 제어방법
제1도는 종래의 라이트 리커버리를 위한 칩구조를 보여주는 블럭도.
제2도는 제1도의 동작타이밍도.
제3도는 본 발명의 실시예에 따른 라이트 리커버리를 위한 칩구조를 보여주는 블럭도.
제4도는 제3도의 동작타이밍도.
본 발명은 반도체 메모리에 관한 것으로, 특히 라이트 리커버리 동작시 오동작을 억제하는 라이트 리커버리 제어회로 및 그 제어방법에 관한 것이다.
반도체 메모리가 고집적화되고 대용량화됨에 따라 동작전원전압은 점점 낮아지고 있다. 이에 따라 반도체 메모리의 내부회로들이 인식해야될 전압마진(Voltage margin)은 점점 줄어들고 있다. 이러한 전압마진의 감소로 인해 오동작발생율이 높아지고 있다. 특히, 현재의 반도체 메모리, 예를 들면 패스트 스태틱 램(fast SRAM)과 같은 고속동작이 요구되는 메모리에서 상기 전압마진의 감소로 인해 발생되는 오동작은 더욱 증가된다. 따라서 본 분야에서는 이러한 오동작을 방지하는 안정적인 반도체 메모리장치를 구현하기 위한 소자들 및 회로들에 대한 연구가 빠르게 진행되고 있다.
반도체 메모리의 액세스동작에 있어서, 특히, 임의의 메모리셀에 제1로직 예컨대, '로우'데이타를 라이트(write)한후 다른 임의의 메모리셀에 저장된 제2로직 예컨대, '하이'데이타를 리드(read)하는 경우 상기와 같은 오동작발생율은 급증하게 된다. 그 이유는 제1전압레벨 예컨대, 라이트동작시 '로우'데이타레벨로 강하된 비트라인 BL의 전압을 제2전압레벨 예컨대, 리드동작시의 '하이'데이타레벨로 상승하려면 시간간격이 발생되는데 이러한 시간간격에 앞서 리드동작을 수행하게 되면 오동작이 발생된다. 즉, 한쌍의 비트라인이 충분히 프리차아지 되기전에 워드라인이 선택되면 오동작을 일으킬 확률이 높아진다. 상기와 같은 라이트 리커버리시의 오동작을 줄이기 위해서는 어드레스입력후 워드라인이 활성화되는데 걸리는 시간을 늘리면 되는데, 이는 반도체 메모리의 고속동작을 저해하게 된다. 상기와 같은 라이트동작후 리드동작으로 전환되는 경우를 특별히 라이트 리커버리(write recovery)라고 한다.
제1도는 종래의 라이트 리커버리동작을 위한 칩구조를 보여주는 블럭도이고, 제2도는 상기 제1도의 동작타이밍도이다.
제1도를 참조하면, 라이트 인에이블신호는 라이트 인에이블 버퍼(2)로 입력되며, 어드레스는 어드레스버퍼(12)로 입력된다. 상기 어드레스버퍼(12)의 출력은 프리디코더(14)와 디코더(16)에서 각각 한차례씩 디코딩(decoding)되어 지정된 워드라인을 선택한다. 그리고 다수의 워드라인과 한쌍의 비트라인 사이에 다수개의 메모리셀들이 접속되어 있다. 이때, 상기 메모리셀들은 특히 스태틱 램(static RAM)으로서, 그 구조 및 동작특성 또한 이미 공지되어 있다. 또한 상기 라이트 인에이블 버퍼(2), 어드레스 버퍼(12), 프리디코더(14)와 디코더의 구성 및 동작특성 또한 이미 공지되어 있다. 비트라인 BL에는 소오스들이 접속되어 공통으로 전원전압 VCC와 접속되고 게이트들이 기준전압 VSS와 라이트 인에이블 버퍼에 접속된 피채널 트랜지스터들(4,8)이 접속된다. 비트라인에는 소오스들이 접속되어 공통으로 전원전압 VCC와 게이트들이 라이트 인에이블 버퍼(2)에 접속된 피채널 트랜지스터들(4,6)이 접속된다. 따라서 기준전압 VSS에 게이트가 접속된 트랜지스터들(8,10)은 항상 도통된 상태이다. 상기 트랜지스터들(8,10)은 라이트동작시 '로우'데이타의 전압레벨을 제한한다. 즉 비트라인을 소정의 전압레벨로 프리차아지(precharge)한다. 이렇게 프리차아지하는 이유는 리드동작으로 전환되는 라이트 리커버리시 '로우'레벨로 형성된 비트라인의 전압을 빠르게 상승하기 위해서이다. 라이트 인에이블 버퍼(2)의 출력이 게이트로 입력되는 트랜지스터들(4,6)은 라이트동작에서 비도통되며 리드동작시 도통된다. 즉, 트랜지스터들(4~10)은 라이트와 리드시 비트라인 부하를 서로 다르게 하는 역할을 수행한다. 트랜지스터들(4,6)의 상기와 같은 동작으로 라이트 리커버리특성이 개선되며 동시에 연속적인 리드시 비트라인과 메모리셀 간의 전하스윙(charge swing)을 줄여 고속동작을 수행하게 된다.
제2도는 메모리셀 MC1을 라이트하고 메모리셀들 MC2, MC3를 차례대로 리드하는 타이밍도를 보여주고 있다. 제2도의 타이밍도를 참조하면, 라이트 리커버리시 즉, 메모리셀 MC1을 라이트한뒤 메모리셀 MC2를 리드하는 경우, 상기 메모리셀 MC2를 지정하는 어드레스입력후 지정된 워드라인 WL2가 활성화되는데 걸리는 시간은 T1-T2이다. 즉, 어드레스 입력후 소정의 워드라인이 활성화되는 시간은 T2이다. 이때 비트라인 BL은 '로우'레벨에서 소정의 프리차아지전압레벨로 변해야 한다. 잘 알려진 바와 같이 라이트동작시와 리드동작시 비트라인의 전압레벨은 다르다. 즉, 라이트동작시 한쌍의 비트라인 BL,은 예를 들어 '하이'데이타를 라이트하는 경우 각각 전원전압레벨Vcc레벨과 기준전압레벨Vss레벨이 된다. 이와는 다르게 리드동작시 한쌍의 비트라인간의 전압차이는 상기 라이트동작시에 비해 현저히 줄어든다. 상기 비트라인사이의 전압차이는 수십 μV에 불과하다. 상기 제1도와 같은 회로구성에서 라이트 리커버리시 비트라인 BL이 충분히 '하이'레벨로 복구되지 않은채 다음 워드라인이 활성화되면 오동작하게 된다. 상기와 같은 오동작을 방지하려면 비트라인 BL이 '로우'레벨에서 '하이'레벨로 충분히 충전된 후 다음 워드라인이 활성화되어야 한다. 그러나 상기 비트라인 BL이 충분히 충전되는데 걸리는 시간을 고려하여 워드라인이 활성화되는 시간을 늘리게 되면 전반적인 액세스동작이 느려 고속동작에 불리하다.
따라서 본 발명은, 효율적인 액세스동작으로 고속동작하는 반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은, 오동작없는 안정적인 반도체 메모리장치를 제공하는데 있다.
본 발명의 또 다른 목적은, 라이트 리커버리시 워드라인 인에이블시간을 느리게 하고 다른 모드동작시 워드라인 인에이블시간을 빠르게 하여 동작속도가 빠른 액세스방법을 제공하는데 있다.
상기 본 발명의 목적 및 다른 목적을 달성하기 위하여 본 발명에 의한 라이트 리커버리 제어회로는, 비트라인상에 형성되고 라이트 인에이블신호에 응답하여 상기 비트라인의 전압레벨을 제어하는 피모오스 트랜지스터로 이루어진 가변부하 수단과; 입력어드레스에 응답하여 소정의 워드라인을 선택하는 어드레스 버퍼, 프리디코더 및 디코더로 이루어진 워드라인 선택수단과; 라이트 리커버리시 상기 워드라인 선택수단의 활성화시간을 지연하기 위해, 상기 디코더 및 라이트 인에이블신호가 인가되는 단자 사이에 지연제어수단인 펄스 발생기를 구비함을 특징으로 한다.
상기 본 발명의 또 다른 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리장치의 라이트 리커버리방법은, 라이트 인에이블신호에 대응하여 지연제어신호가 발생되는 제1단계와; 상기 라이트 인에이블신호에 대응하여 한쌍의 비트라인이 충분히 프리차아지되는 제2단계와; 입력어드레스에 대응하여 소정의 워드라인이 활성화되는 제3단계와; 상기 지연제어신호에 응답하여 상기 워드라인 활성화를 차단되어 상기 지정된 워드라인의 활성화동작이 라이트 리커버리시 상기 비트라인전압이 충분히 활성화시키는데 필요한 시간동안 지연되는 제4단계로 이루어짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 이용하여 상세히 설명하기로 한다. 도면들중 종래와 동일한 구성 및 동작을 행하는 회로 및 소자들에 대해서는 종래와 동일한 도면부호 및 동일 참조번호를 사용하였다.
제3도는 본 발명의 일실시예에 따른 라이트 리커버리동작을 위한 칩구조를 보여주는 회로도이고 제4도는 상기 제3도의 동작타이밍도이다.
제3도를 참조하면, 상기 제1도와는 달리 라이트 인에이블신호가 인가되는 단자와 디코더 26 사이에 지연제어수단, 예컨대 펄스발생기(24)가 더 구비되어 있다.
상기 펄스발생기(24)에서 라이트 인에이블신호에 응답하여 지연제어신호SPG를 발생시키며, 이러한 지연제어신호SPG는 디코더(26)로 입력된다. 따라서 제1도의 디코더(16)는 프리디코더(14)의 출력이 바로 디코딩되는데 비해 본 발명의 일실시예에 따른 디코더(26)는 상기 프리디코더(14)의 출력이 상기 펄스발생기(24)의 지연제어신호SPG가 입력된 후에야 비로서 디코딩된다. 즉 상기 디코더(26)는 프리디코더(14)의 출력을 디코딩하고 펄스발생기(24)에서 출력되는 지연제어신호SPG에 의하여 활성화된다. 이러한 펄스발생기(24)는 당분야에 통상의 지식을 지닌 사람에게 널리 알려져 있다.
제4도를 참조하면, 라이트 리커버리시 지정된 워드라인은 지연제어신호 SPG에 의하여 소정의 시간만큼 지연되어 활성화된다. 즉 T2-T4의 시간동안 지연되어 워드라인 WL2는 T4시간에서 활성화되므로, 라이트동작을 수행한 비트라인 BL이 '로우'레벨이 '하이'레벨로 충분히 복구된후 리드동작을 수행하게 된다. 따라서 라이트 리커버리가 아닌 경우에는 상기 워드라인이 활성화되는 시간을 줄이고 라이트 리커버리시에는 상기 지연제어신호SPG에 의해 워드라인이 활성화되는 시간을 지연시킨다. 나머지 동작은 상기 제2도의 동작과 동일하다.
상기와 같이 라이트 리커버리시 워드라인이 인에이블되는데 걸리는 시간을 지연시키므로서 비트라인이 충분한 전압레벨로 상승된후 리드동작이 실행된다. 이에 따라 라이트 리커버리시 발생하는 오동작을 현저히 줄이게 되고 따라서 안정적인 반도체 메모리장치가 구현된다. 또, 어드레스 입력후 워드라인이 활성화되는 시간을 줄인뒤 라이트 리커버리시에만 지정된 워드라인이 활성화되는 시간을 늘리기 때문에 전반적인 액세스 동작이 빠르게 수행된다. 이에 따라 고속으로 동작하면서 안정적인 반도체 메모리가 구현된다.

Claims (3)

  1. 다수개의 워드라인과 쌍으로 이루어진 다수의 비트라인에 매트릭스형태로 접속된 다수개의 메모리셀들을 구비하는 반도체 메모리장치의 라이트 리커버리 제어회로에 있어서, 비트라인상에 형성되고 라이트 인에이블신호에 응답하여 상기 비트라인의 전압레벨을 제어하는 피모오스 트랜지스터로 이루어진 가변부하 수단과; 입력어드레스에 응답하여 소정의 워드라인을 선택하는 어드레스 버퍼, 프리디코더 및 디코더로 이루어진 워드라인 선택수단과; 라이트 리커버리시 상기 워드라인 선택수단의 활성화시간을 지연하기 위해, 상기 디코더 및 라이트 인에이블신호가 인가되는 단자 사이에 지연제어수단인 펄스 발생기를 구비함을 특징으로 하는 반도체 메모리장치의 라이트 리커버리 제어회로.
  2. 제1항에 있어서, 상기 지연제어수단은 로우선택과 관련된 프리디코더 또는 디코더에 의해 제어됨을 특징으로 하는 반도체 메모리장치의 라이트 리커버리 제어회로.
  3. 다수개의 워드라인과 쌍으로 이루어진 다수의 비트라인에 매트릭스형태로 접속된 다수개의 메모리셀들을 구비하는 반도체 메모리장치의 라이트 리커버리방법에 있어서, 라이트 인에이블신호에 대응하여 지연제어신호가 발생되는 제1단계와; 상기 라이트 인에이블신호에 대응하여 한쌍의 비트라인이 충분히 프리차아지되는 제2단계와; 입력어드레스에 대응하여 소정의 워드라인이 활성화되는 제3단계와; 상기 지연제어신호에 응답하여 상기 워드라인 활성화를 차단되어 상기 지정된 워드라인의 활성화동작이 라이트 리커버리시 상기 비트라인전압이 충분히 활성화시키는데 필요한 시간동안 지연되는 제4단계로 이루어짐을 특징으로 하는 반도체 메모리장치의 라이트 리커버리제어방법.
KR1019950007524A 1995-03-31 1995-03-31 라이트 리커버리 제어회로 및 그 제어방법 KR0164797B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019950007524A KR0164797B1 (ko) 1995-03-31 1995-03-31 라이트 리커버리 제어회로 및 그 제어방법
US08/979,302 US5818770A (en) 1995-03-31 1997-11-26 Circuit and method for write recovery control

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950007524A KR0164797B1 (ko) 1995-03-31 1995-03-31 라이트 리커버리 제어회로 및 그 제어방법

Publications (2)

Publication Number Publication Date
KR960035641A KR960035641A (ko) 1996-10-24
KR0164797B1 true KR0164797B1 (ko) 1999-02-01

Family

ID=19411309

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950007524A KR0164797B1 (ko) 1995-03-31 1995-03-31 라이트 리커버리 제어회로 및 그 제어방법

Country Status (2)

Country Link
US (1) US5818770A (ko)
KR (1) KR0164797B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100326270B1 (ko) * 1998-12-24 2002-05-09 박종섭 어드레스버퍼와칼럼프리디코더사이에서하나의공통어드레스버스라인을사용하는반도체메모리소자
KR100390241B1 (ko) 1998-12-31 2003-08-19 주식회사 하이닉스반도체 라이트 동작시 셀 데이터 보장장치
US9208902B2 (en) * 2008-10-31 2015-12-08 Texas Instruments Incorporated Bitline leakage detection in memories
US8107305B2 (en) * 2009-06-25 2012-01-31 Micron Technology, Inc. Integrated circuit memory operation apparatus and methods

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244494A (ja) * 1987-03-31 1988-10-11 Toshiba Corp 半導体記憶装置
JP2531829B2 (ja) * 1990-05-01 1996-09-04 株式会社東芝 スタティック型メモリ
JPH0729373A (ja) * 1993-07-08 1995-01-31 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
KR960035641A (ko) 1996-10-24
US5818770A (en) 1998-10-06

Similar Documents

Publication Publication Date Title
US6556471B2 (en) VDD modulated SRAM for highly scaled, high performance cache
US6646938B2 (en) Static memory having self-timing circuit
US5267197A (en) Read/write memory having an improved write driver
US9478269B2 (en) Tracking mechanisms
US6791897B2 (en) Word line driving circuit
EP0145488B1 (en) Semiconductor memory device
US5848015A (en) Bitline precharge halt access mode for low power operation of a memory device
JP3754593B2 (ja) データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法
JPH0650599B2 (ja) 半導体メモリ
KR100275345B1 (ko) 반도체 회로에 사용되는 트랜지스터의 임계전압 보상 회로 및 임계전압 보상 방법
WO1998006100A9 (en) Bitline precharge halt access mode for low power operation of a memory device
JP3259764B2 (ja) 半導体記憶装置
JPH09231767A (ja) スタティック型半導体記憶装置
US5719812A (en) Semiconductor memory including bit line reset circuitry and a pulse generator having output delay time dependent on type of transition in an input signal
US5600601A (en) Semiconductor memory device with reduced consumption power for bit line precharge
US5394361A (en) Read/write memory
US6990034B2 (en) Static semiconductor memory device and method of controlling the same
KR102569158B1 (ko) 멀티 뱅크 sram에서 전력 관리 모드를 위한 비트 라인 프리차지 회로
US6909644B2 (en) Semiconductor memory device
US7440312B2 (en) Memory write timing system
US6067264A (en) High speed semiconductor memory device
KR0164797B1 (ko) 라이트 리커버리 제어회로 및 그 제어방법
KR0157289B1 (ko) 컬럼 선택 신호 제어회로
JP3082670B2 (ja) 半導体記憶装置
JPH1021688A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19950331

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19950331

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19980429

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980828

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19980914

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19980914

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010807

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20020807

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20030808

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040331

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20050802

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20060830

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20070903

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20080904

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20080904

Start annual number: 11

End annual number: 11

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20100810