JPH0132415Y2 - - Google Patents
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- Publication number
- JPH0132415Y2 JPH0132415Y2 JP1256882U JP1256882U JPH0132415Y2 JP H0132415 Y2 JPH0132415 Y2 JP H0132415Y2 JP 1256882 U JP1256882 U JP 1256882U JP 1256882 U JP1256882 U JP 1256882U JP H0132415 Y2 JPH0132415 Y2 JP H0132415Y2
- Authority
- JP
- Japan
- Prior art keywords
- variable resistance
- resistance element
- voltage
- divider circuit
- semiconductor variable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Control Of Amplification And Gain Control (AREA)
Description
【考案の詳細な説明】
本考案は、半導体可変抵抗素子を用いても歪み
のないフエードイン又はフエードアウト又はその
両方の機能を有するフエーデイング回路を提供す
る。
のないフエードイン又はフエードアウト又はその
両方の機能を有するフエーデイング回路を提供す
る。
第１図は本考案による一実施例である。
図に於いて、入力端子１は第１の半導体可変抵
抗素子２の入出力電極S1からS2を介して演算増幅
器６の非反転入力端子に接続する。演算増幅器６
の反転及び非反転入力端子はそれぞれ抵抗４及び
３を介して接地し、出力端子は出力端子７に接続
すると共に、第２の半導体可変抵抗素子５の入出
力電極S4からS3を介して上記演算増幅器６の反転
入力端子に接続する。半導体可変抵抗素子５のゲ
ート電極G2は正電源（＋Ｂ）に接続する。
抗素子２の入出力電極S1からS2を介して演算増幅
器６の非反転入力端子に接続する。演算増幅器６
の反転及び非反転入力端子はそれぞれ抵抗４及び
３を介して接地し、出力端子は出力端子７に接続
すると共に、第２の半導体可変抵抗素子５の入出
力電極S4からS3を介して上記演算増幅器６の反転
入力端子に接続する。半導体可変抵抗素子５のゲ
ート電極G2は正電源（＋Ｂ）に接続する。
半導体可変抵抗素子２のゲート電極G1はコン
デンサ１０を介して接地すると共に、抵抗９が直
列に接続されたスイツチ８によつて正電源（＋
Ｂ）側又は負電源（−Ｂ）に切換えられる。上述
に於いて、半導体可変抵抗素子２及び５はそれぞ
れ等しい特性を有するものとし、抵抗３及び４の
抵抗値はそれぞれ等しいものとする。
デンサ１０を介して接地すると共に、抵抗９が直
列に接続されたスイツチ８によつて正電源（＋
Ｂ）側又は負電源（−Ｂ）に切換えられる。上述
に於いて、半導体可変抵抗素子２及び５はそれぞ
れ等しい特性を有するものとし、抵抗３及び４の
抵抗値はそれぞれ等しいものとする。
以上の構成に於ける動作について説明する。
まず、スイツチ８が＋Ｂ側でその電圧がコンデ
ンサ１０に充分に充電された状態で、即ち定常状
態でゲート電極G1に印加されていると、半導体
可変抵抗素子２及び５の、それぞれのゲート電極
G1及びG2には等しい電圧（＋Ｂ）が印加されて
いるから、共に最少のON抵抗値となりその抵抗
値も等しい。ここで入力端子１に印加された入力
信号は、半導体抵抗素子２と抵抗３による分圧回
路により分圧されて演算増幅器６の非反転入力端
子に加わる。一方演算増幅器６の出力信号も、半
導体可変抵抗素子５と抵抗４の分圧回路により分
圧されて負帰還されているから、演算増幅器６の
非反転入力端子に、上述の如く分圧されて加わつ
た信号は負帰還の作用によつて補われて、出力端
子７には入力信号レベルに等しいレベルの出力信
号が生じる。ここで一般に半導体可変抵抗素子は
そのノンリニアな特性によつて歪みを発生する
が、上述の様に半導体可変抵抗素子２及び５はそ
の特性が等しく、ゲート電極に印加する電圧が等
しければそのON抵抗も等しくなり、入力信号に
よつて半導体可変抵抗素子２と抵抗３を流れる電
流値と、半導体可変抵抗素子５と抵抗４を流れる
電流値はそれぞれ等しい電流値となるから、それ
ぞれの半導体抵抗素子２及び５の動作状態は等し
く、従つてその発生する歪みも等しくなる。
ンサ１０に充分に充電された状態で、即ち定常状
態でゲート電極G1に印加されていると、半導体
可変抵抗素子２及び５の、それぞれのゲート電極
G1及びG2には等しい電圧（＋Ｂ）が印加されて
いるから、共に最少のON抵抗値となりその抵抗
値も等しい。ここで入力端子１に印加された入力
信号は、半導体抵抗素子２と抵抗３による分圧回
路により分圧されて演算増幅器６の非反転入力端
子に加わる。一方演算増幅器６の出力信号も、半
導体可変抵抗素子５と抵抗４の分圧回路により分
圧されて負帰還されているから、演算増幅器６の
非反転入力端子に、上述の如く分圧されて加わつ
た信号は負帰還の作用によつて補われて、出力端
子７には入力信号レベルに等しいレベルの出力信
号が生じる。ここで一般に半導体可変抵抗素子は
そのノンリニアな特性によつて歪みを発生する
が、上述の様に半導体可変抵抗素子２及び５はそ
の特性が等しく、ゲート電極に印加する電圧が等
しければそのON抵抗も等しくなり、入力信号に
よつて半導体可変抵抗素子２と抵抗３を流れる電
流値と、半導体可変抵抗素子５と抵抗４を流れる
電流値はそれぞれ等しい電流値となるから、それ
ぞれの半導体抵抗素子２及び５の動作状態は等し
く、従つてその発生する歪みも等しくなる。
従つて半導体可変抵抗素子２のノンリニアな
ON抵抗によつて発生した歪み等は半導体可変抵
抗素子５によつて発生した歪み等によつて相殺さ
れて歪みのない、しかも入力信号レベルに等しい
出力信号レベルを得ることが出来る。
ON抵抗によつて発生した歪み等は半導体可変抵
抗素子５によつて発生した歪み等によつて相殺さ
れて歪みのない、しかも入力信号レベルに等しい
出力信号レベルを得ることが出来る。
次に、ミユーテイングをかけて、出力レベルを
除々に減少させるフエードアウト動作について説
明する。前記の定常状態からスイツチ８を−Ｂ側
に切換えると、コンデンサ１０に充電されていた
＋Ｂの電圧が抵抗９によつて放電され、電圧が
除々に減少し最終的にゲート電極G1の電圧は−
Ｂの電圧になる。従つて上記の過程に於いて半導
体可変抵抗素子２のON抵抗値は除々に大きな抵
抗値になる。
除々に減少させるフエードアウト動作について説
明する。前記の定常状態からスイツチ８を−Ｂ側
に切換えると、コンデンサ１０に充電されていた
＋Ｂの電圧が抵抗９によつて放電され、電圧が
除々に減少し最終的にゲート電極G1の電圧は−
Ｂの電圧になる。従つて上記の過程に於いて半導
体可変抵抗素子２のON抵抗値は除々に大きな抵
抗値になる。
従つて上記過程に於いて、演算増幅器６に印加
される信号レベルは除々に減少し、一方半導体可
変抵抗素子５のON抵抗は最少値のままであるの
で、出力端子７の信号レベルは除々に減少してゼ
ロになり、フエードアウト動作がなされる。次に
再びスイツチ８を＋Ｂ側に切換えれば上記と逆の
動作によつて出力端子７の信号レベルは除々に増
加し最終的に入力信号レベルに等しいレベルに終
着するフエードイン動作が成される。
される信号レベルは除々に減少し、一方半導体可
変抵抗素子５のON抵抗は最少値のままであるの
で、出力端子７の信号レベルは除々に減少してゼ
ロになり、フエードアウト動作がなされる。次に
再びスイツチ８を＋Ｂ側に切換えれば上記と逆の
動作によつて出力端子７の信号レベルは除々に増
加し最終的に入力信号レベルに等しいレベルに終
着するフエードイン動作が成される。
第２図は本考案による他の実施例である。
同図は、第１図の実施例に対して、第３の半導
体可変抵抗素子１１を設け該素子１１の入出力電
極S5，S6を抵抗３に並列に接続し、該素子１１の
ゲート電極G3に反転増幅器１２を用いて半導体
可変抵抗素子２のゲート電極G1に印加する直流
電圧と逆極性の直流電圧を印加して成されるもの
で、両素子２と１１のON抵抗の変化の方向は互
いに逆の方向になる様に動作する。
体可変抵抗素子１１を設け該素子１１の入出力電
極S5，S6を抵抗３に並列に接続し、該素子１１の
ゲート電極G3に反転増幅器１２を用いて半導体
可変抵抗素子２のゲート電極G1に印加する直流
電圧と逆極性の直流電圧を印加して成されるもの
で、両素子２と１１のON抵抗の変化の方向は互
いに逆の方向になる様に動作する。
従つて第１図の場合に半導体可変抵抗素子２の
ON抵抗が無限大で出力信号レベルがゼロの時、
抵抗３等の抵抗値が大きいと大きな雑音出力が発
生するが、第２図の実施例によればこの時に素子
１１で抵抗３との並列抵抗値を減少せしめ出力が
小レベルの場合に大きな雑音が発生するのを防止
するものであり、定常状態では第１図と同様の動
作となる。
ON抵抗が無限大で出力信号レベルがゼロの時、
抵抗３等の抵抗値が大きいと大きな雑音出力が発
生するが、第２図の実施例によればこの時に素子
１１で抵抗３との並列抵抗値を減少せしめ出力が
小レベルの場合に大きな雑音が発生するのを防止
するものであり、定常状態では第１図と同様の動
作となる。
以上の様に、本考案によれば、可変抵抗素子を
用いて簡単な構成によりフエードイン・アウト動
作をさせることが出来、しかも定常状態における
歪みがきわめて少いという優れた効果を得ること
が出来る。
用いて簡単な構成によりフエードイン・アウト動
作をさせることが出来、しかも定常状態における
歪みがきわめて少いという優れた効果を得ること
が出来る。
第１図及び第２図はそれぞれ本考案の一実施例
を示す回路図である。 図中、２及び５は可変抵抗素子、６は増幅器、
８はスイツチである。
を示す回路図である。 図中、２及び５は可変抵抗素子、６は増幅器、
８はスイツチである。
Claims (1)
- 第１の可変抵抗素子を含む第１の分圧回路と、
第２の可変抵抗素子を含む第２の分圧回路と、上
記第１の分圧回路を介して増幅器に入力信号を印
加する手段と、上記第２の分圧回路を介して上記
増幅器の出力信号を上記増幅器に負帰還する手段
と、上記第２の可変抵抗素子を低抵抗状態に保つ
手段と、上記第１の可変抵抗素子を低抵抗状態に
保つ第１のバイアス電圧発生手段と、高抵抗状態
に保つ第２のバイアス電圧発生手段と、上記第１
又は第２のバイアス電圧のいずれかを選択して積
分回路を介して上記第１の可変抵抗素子に供給す
ることにより、上記第１の可変抵抗素子の抵抗値
を除々に低抵抗状態又は高抵抗状態に変化させる
手段とを有することを特徴とするフエーデイング
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1256882U JPS58129722U (ja) | 1982-02-02 | 1982-02-02 | フエ−デイング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1256882U JPS58129722U (ja) | 1982-02-02 | 1982-02-02 | フエ−デイング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58129722U JPS58129722U (ja) | 1983-09-02 |
| JPH0132415Y2 true JPH0132415Y2 (ja) | 1989-10-04 |
Family
ID=30025132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1256882U Granted JPS58129722U (ja) | 1982-02-02 | 1982-02-02 | フエ−デイング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129722U (ja) |
-
1982
- 1982-02-02 JP JP1256882U patent/JPS58129722U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58129722U (ja) | 1983-09-02 |
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