JPH01177234A

JPH01177234A - 端末識別子管理回路

Info

Publication number: JPH01177234A
Application number: JP63001495A
Authority: JP
Inventors: Takeo Nakabayashi; 中林　竹雄; Hirohisa Machida; 町田　浩久
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-01-07
Filing date: 1988-01-07
Publication date: 1989-07-13
Also published as: DE3829051A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野］本発明はネットワークに多数の端末機を接続しである通
信装置に関し、更に詳述すれば端末機を特定する端末識
別子を管理する回路に関する。

〔従来の技術〕

ＨＤＬＣ（Ｈｉｇｈ−１ｅｖｅｌ旦ａｔａ　Ｌｉｎｋ　
Ｃｏｎｔｒｏｌ）タイプのデータリンクレイヤ制御手順
に従って通信処理を行う装置が知られている。第１２図
はＣＣＩＴＴ勧告１．４３０に示された宅内網の構成を
示し、電話線等の加入者線４１は宅内バス４２の制御を
すると共に、加入者線４１を終端する制御装置４３が接
続され、また宅内バス４２には電話機、ファクシミリ等
の端末機ＴＥＯ，ＴＥＩ・・・ＴＥｎが接続されている
。図中４４．４４は終端抵抗である。

前記勧告では１つの電話番号は１つの制御装置４３に対
応しており、端末機ＴＥＯ，ＴＥＩ・・・ＴＥｎの区別
は端末識別子（ＴＥＩ）と呼ばれるサブアドレスを用い
ることとなっている。このため端末機は通信に先立ちネ
ットワーク側とＴＥＩ値決定のための信号送受を行い、
自己のＴＥＩ値を確保することとなっている。逆に通信
が終了した時点では端末機は自己のＴＥＩ値を解放する
こともある。

一方、ネットワーク側では端末機がらＴＥＩ割当の要求
がある都度、未使用のＴＥＩを端末機に与えるが通信が
終了しても通常ＴＥＩは解放されない。

前記勧告によれば端末機は最大８個、ＴＥＩ値は最大１
２８個である。ネットワーク側では上述したように、−
旦使用したＴＥＩ値は通信が終了してもネットワーク側
ではこれを解放しないから、通信回数が重なると端末機
に割当てるべきＴＥＩ値が無くなることがある。

従ってネットワーク側ではこの状態になるとＴＥＩチェ
ック手順を起動してＴＥＩが使用中であるが否かを検出
し、使用されていないＴＥＩ値を解放し、次のＴＥＩ割
当要求に備える。

［発明が解決しようとする課題］上述の如き解放処理は従来ソフトウェアで行っていたが
、処理速度が遅く未使用のＴＥＩ値が無くたソフトウェ
ア処理の際、システム内のバスを使本発明は斯かる’＆
３Ｆを解決するためになされたものであり、ハードウェ
ア的にＴＲＩ　チェック手順起動信号を得るようにして
、データ処理の高速化を図ることができる端末識別子管
理回路を提供することを目的とする。

〔課題を解決するための手段〕

本発明に係る端末識別子管理回路は、メモリのアドレス
をＴＥＩ値に対応させ、未割当のＴＥＩ値と既割当のＴ
ＥＩ値とで異なるデータを書込むこととし、全アドレス
が既割当のデータとなったときにＴＥＩ値チェック手順
起動信号を発するようにしている。

〔作用〕

一方ネットワーク側において端末機に端末識別子を割当
てる際に、このメモリにその端末識別子をアドレス信号
として与え、対応アドレスに例えば”１”を書込む。そ
して端末識別子割当て済か否かはこのメモリの読出しを
行うことで“１”ならば既割当、“Ｏ”ならば未割当と
判断できる。

そして全アドレスが１１”となったとき、つまり全ＴＥ
Ｉ値が既割当となったときにチェック手順起動信号が発
せられる。

〔実施例〕

以下本発明をその実施例を示す図面に基づいて詳述する
。第１図は本発明装置全体の概略構成を示すブロック図
、第２図はその端末機ＴＥＯ，ＴＥＩ・・・ＴＥｎの要
部を示すブロック図である。第１図はＣＣＩＴＴ勧告１
．４３０に示された宅内網の構成を示し、電話局等に設
置された主装置１０が電話線等の加入者線４１を介して
接続されている。加入者線４１は宅内バス４２の制御を
すると共に、加入者線を経端する制御装置４３が接続さ
れ、また宅内バス４２には電話機、ファクシミリ等の端
末機ＴＥＯ，ＴＥＩ・・・ＴＥｎが接続されている。図
中４４．４４は終端抵抗である。

第２図において１は受信信号に基づいてメモリ２にアク
セスする制御部であり、ＨＤ　Ｌ　ＣフレームデータＦ
Ｄがネットワーク側、つまり主装置１０から加入者線４
１、制御装置４３、終端抵抗４４、宅内バス４２を介し
て入力される。このフレームデータＦＤは第３図に示す
如きフォーマットを有し、データの先頭を表すフラグＦ
１、端末識別子（ＴＥＩ）を含むアドレスデータＡＤ、
送信データの性格等を表す制御コード部ＣＮＴＬ、送信
すべきデータＩ、エラーチェックデータＥＣ５及びデー
タの終端を表すフラグＦ２からなる。制御部１はアドレ
スデータＡＤからＴＥＩに該当するデータをメモリ２に
アドレスデータ４０１？として与える。また制御部１は
制御コード部ＣＮＴＬを解読して、アドレス信号ＡＤＨ
にてアクセスするメモ＋７２に対して“１”の書込を行
う場合は書込信号−Ｒを、“Ｏ”の書込を行う場合は解
放信号Ｒ５を、またメモリ２からデータを読出す場合は
続出信号ＲＤを択一的に出力する。メモリ２から読出さ
れたデータＯＴは制御部ｌへ与えられる。またメモリ２
の全アドレスの内容を“０”にリセットする場合はクリ
ア信号ＣＬＲをメモリ２に与える構成としており、クリ
ア信号ＣＬＲは端末機側に設けたスイッチ等によって与
えることとしても、またネットワーク側から与えること
としてもよい。

制御部１は後述するようにして受信データが自己宛のも
のであるか否かを判断し、自己宛のちのである場合には
フラグＦｌ、Ｆ２．制御コード部ＣＮＴＬを除くデータ
Ｉ等を端末機内部の後段回路へ与える。

次に本発明装置の動作をメモリ２の記憶内容を示す第４
図に基づいて説明する。メモリ２は第３図に示すように
８×８ビツトとし、アドレス信号ＡＤＲ（６ビツト）の
上位３ビツトをコラムアドレス、下位３ビツトをローア
ドレスとしている。この装置又は端末機の使用に先立ち
クリア信号ＣＬＲを与えてメモリ２をリセットする。そ
うするとメモリ２の内容は第４図（ａ）のように総て０
となる。

次にネットワーク側から当該端末機に対しあるＴＥＩを
割当てることになるが、この場合は主装置１０から受信
したフレームデータＦＤは割当てＴＥＩ値を含むアドレ
スデータＡＤと、送信信号がＴＥＩ値の割当てであるこ
とを示す内容の制御コード部ＣＮＴＬとを含んでいる。

これを受けた制御部１は書込信号−Ｒを出力し、またＴ
ＥＩ値をアドレス信号ＡＤＲとして出力する。割当てら
れたＴＥＩ値が２０　（０１０１００）である場合は第
４図（ｂ）に示す第３列（０１０）第４行（１００）の
アドレスに１″が書込まれる。これによって当該端末機
が“２０″のＴＥＩ値を割当てられたことになる。

而してその後の通信において通常のフレームデータＦＤ
が受信されると制御部１はそのデータ中のアドレスデー
タＡＤからＴＥＩ値を抽出してアドレス信号ＡＤＨとし
てメモリ２へ与えると共に続出信号ＲＤを与える。受信
ＴＥＩ値が“２０”である場合は読出しデータＤＴは“
１”であり、制御部１は受信データが自己宛のものとし
てこれを取り込む。

これに対して“２０”でない場合は記憶データが“０”
であるアドレスがアクセスされるから、“０”が読出さ
れる。この場合は制御部１は他機宛データとして無視す
る。

第４図（Ｃ）は複数のＴＥＩ値を割当てられた端末機の
メモリ２の内容を示す。この場合はＴＥＩ値として前述
の“２０”の他に７　（０００１１１）、３５（１００
０１１）及び５７（１１１００１）が割当てられている
。即ち第１列（０００）第８行（１１１）　、第５列（
１００）第４行（０１１）及び第８列（１１１）第２行
（００１）のアドレスのデータが“１”となっている。

この端末機にはフレームデータＦＤでＴＥＩ値が２０．
　７．３５．５７のいずれが与えられた場合も読出しデ
ータＤＴが“１”となり、自己宛データとしてこれを取
込む。第４図（ｄ）は受信データのＴＥＩ値が“７”で
ある場合に該当アドレスのデータをハツチングを付して
示している。

第４図（ｅ）は受信データのＴＥＩ値が“１０”　（０
０１０１０）である場合の読出しデータ“０”をハツチ
ングを付して示している。この場合には受信データは無
視される。

以上のようにＴＥＩ値を割当てている場合はいずれかの
ＴＥＩ値の解放をする場合は主装置１０から該当制御コ
ード部ＣＮＴＬを有し、解放するＴＥＩ値を有するフレ
ームデータＦＤを送信する。これを受けた制御部１はそ
のＴＥＩ値をアドレス信号ＡＤＲとしてメモリ２に与え
ると共に、解放信号Ｒｓを与える。

いま解放すべきＴＥＩ値が５７である場合は第４図（ｆ
）に示すように第８列第２行のアドレスのデータが”０
”に置換えられることになる。

而して斯くの如きメモリは主装置１０側にも設けられて
いる。第５図は主装置１０の要部を示す制御部１１及び
メモ１月２を有している。制御部１１はＴＥＩ値割当て
に先立ちクリア信号ＣＬＲをメモリ１２に与えて記憶内
容を総て“０”にする。次にいずれかの端末機ＴＥＯ，
ＴＥＩ・・・ＴＥｎ等にＴＥＩ値を割当てる際には、こ
のＴＥＩ値をアドレス信号ＡＤＲとしてメモリ１２に与
えると共に書込信号畦をメモリ１２に与える。

これにより割当て済のＴＥＩ値に相当するアドレスのデ
ータが１となる。いま、単一の又は複数の端末機に対し
て“０”、“１”、′２”、１３”、“４”・・・“１
０”をＴＥＩ値として割当てた場合にはメモリの内容は
第５図に示すようになる。

而していずれかの端末機に新規にＴＥＩ値を割当てる場
合、割当て済のＴＥＩ値を用いてはならない。

そこで制御部１１は割当て予定のＴＥＩ値をアドレス信
号ＡＤＲとしてメモリ１２に与えると共に、読出信号Ｒ
Ｄをメモリ１２に与える。これによって該当アドレスの
データＤＴが制御部１１へ読出される。

続出しデータＤＴが“Ｏ”であればそのＴＥＩ値は割当
てられておらず、逆に“ドであれば既割当数値であるこ
とが判別できる。

既割当てのＴＥＩ値を解放する場合は該ＴＥＩ値をアド
レス信号ＡＤＲとしてメモリ弗に与えると共に解放信号
Ｒ５をメモ１月２に与える。これにより該当アドレスの
データが“ビから“０”に書換えられ、新たに割当て得
る値になる。

第６図はメモリ２の構成を示す回路図であり、ここでは
ＴＥｒの総数が１６（＝２’）である場合の例について
図示しており、メモリは４行４列の構成を有し、アドレ
ス信号ＡＤＲは４ビツトである。

アドレス信号ＡＤＲは上下各２ビットがアドレスデコー
ド部２１及び２２へ与えられる。上位２ピントが（０，
０）（０，１）（１，０）（１，１）の夫々に応じて第
１，２゜３．４の各列が選択され下位２ビツト（０，０
）　（０，１）（１，０）（ＬＬ）の夫々に応じて第１
．２，３．４の各行が選択される。Ｃｚ、Ｃ＋□・・・
Ｃ４４はメモリセルを示しＣｉ、（ｉ、ｊ＝１〜４）は
ｉ行ｊ列のものを示す。３Ｌ　３２．３３．３４は書込
み、読出し、解放、クリアの為に設けた各列ごとの書込
、続出回路である。これらの書込、続出回路３１，３２
，３３．３４は論理回路の組合せで構成されており、ラ
イン２３，２４゜２５．２６の夫々を介してクリア信号
ＣＬＲ、読出信号ＲＤ、解放信号Ｒ５、書込信号ＷＲを
与えられ、またアドレスデコード部２１から各列の選択
信号が与えられる。また読出しデータＤＴはデータライ
ン２７を介して出力される。

次に書込、続出回路３１等の構成について説明する。ア
ドレスデコード部２１出力はＡＮＤゲート３０ａ。

３０ｂに与えられる。書込信号ＷＲはＯＲゲート３０ｃ
、インバータ３０ｄ、一端を接地電位としたＮチャネル
トランジスタ３０ｅのゲートに与えられている。

解放信号ＲＳはＯＲゲート３０ｃ　、　Ｎチャネルトラ
ンジスタ３０ｆのゲート及びインバータ３０ｇに与えら
れている。読出信号ＲＤはＡＮＤゲート３０ｂに与えら
れている。クリア信号ＣＬＲはインパーク３０ｈを介し
てＡＮＤゲート３０１１３０ＪにまたＮチャネルトラン
ジスタ３０ｓのゲート、インバータ３０ｔに与えられて
いる。

ＯＲゲート３０ｃの出力はＡＮＤゲート３０ａに与えら
れている。インバータ３０ｄ出力はＮチャネルトランジ
スタ３０ｆと直列接続されて電源側に位置するＰチャネ
ルトランジスタ３０ｈのゲートに与えられている。イン
バータ３０ｇ出力はＮチャネルトランジスタ３０ｅと直
列接続されて電源側に位置するＰチャネルトランジスタ
３０Ｉ！、のゲートに与えられている。トランジスタ３
０に、３０ｆの直列回路の中間ノードの電位はトライス
テートバッフｙ　３０ｍを介してビット線３０ｎに与え
られる。トランジスタ３０！！、。

３０ｅの直列回路の中間ノードの電位はトライステート
バッファ３０ｐを介してビット線３０ｑに与える。

へＮＤゲート３０ａ、３０ｂの出力は夫々ＡＮＤゲート
３０１゜３０３に与えられる。ＡＮＤゲート３０１の出
力はトライステートバッファ３０ｍ、３０ｐの制御信号
とし、ＡＮＤゲート３０ｊ　の出力はセンスアンプ３０
ｒの制御信号としている。センスアンプ３０ｒはビット
線３０ｎ、　３０ｑのレベルに応じた２値データを読出
し信号としてデータライン２７に出力する。

インバータ３０ｆ出力はＰチャネルトランジスタ３０ｕ
のゲートに与えられている。トランジスタ３０ｓはビッ
ト線３０ｎと接地電位間に、またトランジスタ３０ｕは
電源電位とビット線３０ｑとの間に介装されている。

次にこの書込、読出回路３１の動作について説明する。

制御信号が与えられるとトランジスタ３０Ｓ。

３０ｒが共に導通し、ビット線３０ｎがローレベル、３
０ｑがハイレベルとなり、各メモリセルに“Ｏ”が書き
込まれる。

書込信号ＷＲが与えられるとアドレスデコード部２１に
よって選択された列のＡＮＤゲート３０ａの１人力がハ
イレベルになるからＡＮＤゲート３０１　の出力がハイ
レベルとなってトライステートバッフ７３０ｍ。

３０ｐが開く。一方トランジスタ３０に、　３０ｅがオ
ンするからビット線３０ｎはハイレベル、ビット線３０
ｑがローレベルとなり、クリア信号の場合とは逆に選択
されたメモリ行のメモリセルに１″が書込まれる。

逆に解放信号ＲＳが与えられた場合も同様にトライステ
ートバッファ３０ｍ、３０ｐが開くが、この場合はトラ
ンジスタ３０ｆ、３０Ｉ！、がオンするのでビット線３
０ｎがローレベル、３０ｑがハイレベルとＡ　リ、選択
されたメモリセルに“０”が書込まれる。

次に続出信号ＲＤが与えられた場合は選択された列のＡ
ＮＤゲート３０ｂの出力がハイレベルとなり、ＡＮＤゲ
ート３０ｊ　の出力がセンスアンプ３０ｒを作動させ、
アクセスされたメモリセルの内容をビット線３０ｎ　、
　３０ｑを介して読出す。

第７図はメモリ１２の構成を示し、第６図のメモリ２同
様ＴＥＩの総数が１６（＝２’）の場合を示している。

メモリセルはＣＩｌ＋　　Ｃ１２・・・Ｃ４４で示し、
アドレス信号ＡＤＲを与えるアドレスデコード部５１．
５２は第６図に示したアドレスデコード部２１．２２と
同様であり、アドレス信号ＡＤＲの４ビツトの２進数の
各ビットをＴＥＩｏ〜ＴＥＩｓで表している。下位ビッ
トＴＥＩｏ　、ＴＥＩ＋　はアドレスデコード部５１で
デコードされ、４列のメモリセル列のビット線ｂ　ｌ＋
Ｗｌ＋　ｂ　２＋”Ｆ；Ｚ＋　ｂ　３＋下３及びす、、
ｌｒ４へ信号が発せられ、また上位ビットＴＥＩｚ　、
　ＴＥＩ：ｌはアドレスデコード部５２でデコードされ
４行のメモリセル行のワード線Ｗ＋　、Ｗ２　、Ｗ３　
、Ｗａへ信号が発せられる。

第８図はメモリセルの構成をＣ１ｌについて示しており
、その構成自体は公知のものである。

このようにメモリセルが保持しているデータの読出し線
Ｄ　Ｉ、、　Ｄ、２・・・Ｄ４４はＰチャネルのトラン
ジスタＰ　Ｉ　Ｉ＋　　Ｐ　１２・・・ｐａ４及びＮチ
ャネルのトランジスタＮ、、、　Ｉ’ＪＩ２・・・Ｎ、
４のゲート夫々に接続されており、Ｐチャネルのトラン
ジスタは一端を電源に接続され他端を行ごとに一括して
接続されＮＯＲゲートＧ１の人力線Ｓｔ　、Ｓｚ　、Ｎ
３　、Ｎ４に接続している。Ｎチャネルのトランジスタ
は行ごとに直列接続され一端を接続し、他端をＮＯＲゲ
ートＧ、の入力線ｓ、、ｓ２．ｓ３．ｓ４に接続してい
る。そしてＮＯＲゲートＧ１の出力をチェック手順起動
信号としている。

次にこのメモリ１２の動作について説明する。クリア信
号ＣＬＲによる全メモリセルのリセット、書込信号ＷＲ
による“１”の書込、解放信号Ｒ５による“０″の書込
、及び　読出信号ＲＤによる保持データの読出しはメモ
リ２におけると同様であるので説明を省略する。

而して全メモリセルＣ，，，Ｃ，□・・・Ｃ４４の保持
データが“１”となった場合、つまり全ＴＥＴ値が使用
中となった場合は４つのＰチャネルトランジスタＰ　Ｉ
ｌ＋　　Ｐ　Ｉ□＋　　Ｐ　１３＋　　Ｐ　１４等の並
列回路及び４つのＮチャネルのトランジスタＮｌｌ＋　
ＮＩ２＋　ＮＩ：ｌ＋　Ｎ１４等の直列回路からなるＮ
ＡＮＤゲートの出力、つまりＮＯＲゲートＧ１の入力線
３１等のデータは総て“θ″になり、ＮＯＲゲートＧ、
の出力は“１”となりチェック手順起動信号ＳＴＲが得
られることになる。

いずれかのメモリセルの保持データが“０”である場合
、つまり未割当のＴＥＩ値がある場合はそのＮチャネル
トランジスタはオフし、Ｐチャネルトランジスタはオン
するから入力線ｓ、、Ｓｔ　、Ｎ３゜Ｎ４のいずれかが
“１”となりＮＯＲゲート出力ＳＴＲが“０”となり、
チェック手順起動信号ＳＴＲは得られない。

第９図はメモリ１２の他の実施例を示し、第１０図はメ
モリセルＣ１１まわりの回路を示している。

ヒｙ　）、％？Ｉ　ｂ　ｌ＋ＴＩ＋　ｂ　２＋ｈ２＋　
ｂ　ｆｆ、Ｔ３＋　ｂ　ａ、■＜　及ヒワード線Ｗ、、
Ｗｚ　、ｗ３　、ｗ、と各メモリセルＣｌ１ｌ　　ＣＩ
□・・・Ｃ４４との接続は第７図のものと同様である。

この実施例ではデータの続出線Ｔ５＋　１　ｒ　Ｔ５＋
　２・・・Ｕ４４がＮチャネルのトランジスタＮ　Ｉ　
Ｉ　Ｉ　＋　Ｎ　Ｉ　１２・・・Ｎ　１４４のゲートに
接続されておりこれらのトランジスタのドレインは一括
して、並列接続されているＰチャネルのトランジスタＰ
２゜１．Ｐ２゜２のソースに接続され、またトランジス
タＮ　ｌ　ｌ　Ｉ　＋　Ｎ　Ｉ　＋□・・・Ｎ、、。

のソースは一括してトランジスタＮ２゜０のドレインに
接続されている。トランジスタＮ２゜。のソースは接地
してありゲートにはプリチャージ信号ＰＲＣが与えられ
る。トランジスタＰ２゜。＋　Ｐ　２゜１のドレインは
電源に接続されており、トランジスタＰ２゜０のゲート
にはプリチャージ信号ＰＲＣが与えられる。

トランジスタＰ２゜１のソース、ゲート間にはＮＯＴゲ
ートＧ２が介装され、このＮＯＴゲートＧ２出力をＮＯ
ＴゲートＧ３人力とじＮＯＴゲー）０３出力をチェック
手順起動信号ＳＴＲとしている。この回路ではトランジ
スタＮ　ｌ　ｌ　ｌ　＋　Ｎ　Ｉ　＋□・・・Ｎ１４４
　とトランジスタＮ２゜。＋Ｐ２゜。とでプリチャージ
型のＮＯＲとなっている。

全メモリセルの保持データカび１″　となるとその相補
データが読出される。読出し線［１１等の出力は総て“
０′″となるから全トランジスタＮ　＋　＋　ｒ　＋　
Ｎ　Ｉ＋　ｚ・・・Ｎ、４．はオフし、ＮＯＴゲー）　
Ｇ　３からはチェック手順起動信号ＳＴＲが得られる。

なお上記実施例ではスタティックのＮＡＮＤ型（第７図
）とプリチャージのＮＯＲ型（第９図）とを示したが、
スタティックのＮＯＲ型、プリチャージのＮＡＮＤ型、
更にはＰチャネルトランジスタを用いたロード型でも構
成することができる。

なお、上述の実施例では１６個のメモリセルを４×４に
配列したが２×８など他の配列としてもよいことは勿論
である。

また前述の実施例では端末機におけるＴＥＩ管理を主装
置１０側のメモ１月２同様のメモリ２によって行うこと
としたが、第１１図に示すようにレジスタ５ａにＴＥＩ
値を記憶させておき、これを送信されてきたＴＥＩ値と
比較器５Ｃで比較する構成としてもよい。即ち５ａは自
己のＴＥＩ値を記憶するｎビットのレジスタであり、こ
の値をＸｏ・・・Ｘ、２．Ｘ、。

とすると、これらの各ビットはエクスクル−シブＮＯＲ
ゲート５゜・・・５ｎ−２，５□、へ与えられている。

一方受信したｎビットのＴＥＩ値Ｙ。・・・Ｙｎ−Ｚ＋
Ｙｎ−１は前記ＮＯＲゲート５゜・・・５ｆｉ−ｚ、５
□１の抽入力となっており、これらの出力はｎ入力のＡ
ＮＤゲート５ｂに入力される。

５ｃはこれらのＮＯＲゲート５．−５．２，５．、及び
ＡＮＤゲート５ｂによって構成される比較器を示す。

而してこの比較器５ｃの構成より明らかな如く受信ＴＥ
Ｉ値と、レジスタ５ａに記憶している自己のＴＥＩ値と
が一致するとＡＮＤゲー）５ｂに一致出力が得られ、こ
れによって受信信号が自己宛のものであると判定し、Ｔ
ＥＩ値と同送された信号を取込み、不一致の場合は該信
号を無視する。

このような端末機側の管理回路においても主装置側では
レジスタ５ａに記憶させたＴＥＩ値をメモリ１２に記憶
させればよいのである。

〔発明の効果〕

以上の如き本発明回路による場合はＴＥＩ値が未割当で
あるか既割当であるかをメモリに記憶させてあり、総て
のＴＥ、Ｉ値が既割当となった場合にチェック手順起動
信号が発せられるのでＴＥＩ値の割当要求に対して高速
に応答できるという効果が奏される。

【図面の簡単な説明】

第１図は本発明装置全体の概略構成を示すブロック図、
第２図は端末機の要部を示すブロック図、第３図はフレ
ームデータのフォーマット図、第４図はメモリの内容を
示す概念図、第５図は主装置の要部を示すブロック図、
第６．７．９図はメモリ周りの回路図、第８．１０図は
メモリセルの回路図、第１１図は端末機の構成を示す回
路図、第１２図は宅内網の構成を示す回路図である。１０・・・主装置　１１・・・制御部　１２・・・メモ
リ５１．５２・・・アドレスデコード部Ｐ　ｌｌ＋　　Ｐ　１２・・・Ｐ４４＋　　Ｎｌｌ＋　
　Ｎ１２・・・Ｎ４４・・・トランジスタ　Ｇ、・・・
ＮＯＲゲートＮｚ＋＋Ｎｚｚ　　・・・ＮＩ４４　＋　
　ＮＺ。。、Ｐ２゜。。Ｐ２゜１・・・トランジスタなお、図中、同一符号は同一、又は相当部分を示す。代理人　　大　　岩　　　増　　　誰第２図第　　３　　図１２ニメモリ第５図ｂ　＋　　　　　　　　　　　　　’ｂ−’ｉ薦８図第１０図第　　１１　　図１、事件の表示　　　特願昭。３−１４９５　　号２９
発明の名称端末識別子管理回路３、補正をする者事件との関係　特許出願人住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者志岐守哉４、代理人住　所　　　　東京都千代田区丸の内二丁目２番３号（
連絡先０３（２１３）３４２１持許部）゛パ：、ｙ　　
パ＋ｊ２゛よやＲ＼−− ５、補正の対象明細書の「発明の詳細な説明」の欄及び図面６、　補正
の内容６−１明細書の「発明の詳細な説明」の欄（１）明細書
第３頁第２０行に”Ｍ）　？ＨＪとあるのを、「制限」
と訂正する。（２）明細書第６頁第４行にｒＥＣ３ＪとあるのをｒＦ
ｃｓＪと訂正する。（３）明細書第７頁第１９行に「第４行」とあるのを「
第５行」と訂正する。６−２図面第３図を添付図面の如く訂正する。７、　添付書類の目録

Claims

【特許請求の範囲】

１、端末識別子によってネットワークに連なる端末機の
特定を行う通信装置において、いずれもネットワーク側
に設けられており、少なくとも端末識別子の総数分の容
量を持つメモリと、該メモリの内容を第１値にリセット
する手段と、端末機に対する端末識別子を割当てるに際
し該端末識別子をそのアドレス信号として前記メモリに
与えると共に、メモリの対応アドレスに第２値を書込む
手段と、メモリの内容が総て第２値であることを検出す
る手段と、これを検出したときに端末識別子チェック手
順起動信号を発する手段とを具備することを特徴とする
端末識別子管理回路。