JP2666419B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2666419B2 JP2666419B2 JP27174788A JP27174788A JP2666419B2 JP 2666419 B2 JP2666419 B2 JP 2666419B2 JP 27174788 A JP27174788 A JP 27174788A JP 27174788 A JP27174788 A JP 27174788A JP 2666419 B2 JP2666419 B2 JP 2666419B2
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- Japan
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- memory
- bit
- bits
- initialization
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリのイニシャライズ処理に利用するに適
する。本発明はメモリのイニシャライズ処理を高速に行
う方式に関する。
する。本発明はメモリのイニシャライズ処理を高速に行
う方式に関する。
本発明は中央処理装置が共通バスを介して複数のメモ
リに接続されたシステムにおけるメモリのイニシャライ
ズ処理方式において、 メモリのアドレス線のうち１ビットをイニシャライズ
処理かどうかのフラグとして用い、各メモリにおいてそ
れぞれ使用していないアドレス空間の上位ビットをマス
クすることにより、 メモリのイニシャライズ処理を複数のメモリについて
並行して実行させ、処理に要する時間を短縮して高速に
処理できるようにしたものである。
リに接続されたシステムにおけるメモリのイニシャライ
ズ処理方式において、 メモリのアドレス線のうち１ビットをイニシャライズ
処理かどうかのフラグとして用い、各メモリにおいてそ
れぞれ使用していないアドレス空間の上位ビットをマス
クすることにより、 メモリのイニシャライズ処理を複数のメモリについて
並行して実行させ、処理に要する時間を短縮して高速に
処理できるようにしたものである。
従来、この種のメモリのイニシャライズ処理は１モジ
ュールのメモリのイニシャライズ処理が終了した時点で
初めて次のメモリのイニシャライズ処理に移る方法をと
っていた。
ュールのメモリのイニシャライズ処理が終了した時点で
初めて次のメモリのイニシャライズ処理に移る方法をと
っていた。
上述した従来のメモリのイニシャライズ処理において
は、メモリのモジュール数が増えればそれだけメモリの
イニシャライズ処理に要する時間が長くなる欠点があ
る。
は、メモリのモジュール数が増えればそれだけメモリの
イニシャライズ処理に要する時間が長くなる欠点があ
る。
本発明はこのような欠点を除去するもので、メモリの
イニシャライズ処理に要する時間を短縮できる方式を提
供することを目的とする。
イニシャライズ処理に要する時間を短縮できる方式を提
供することを目的とする。
本発明は、中央処理装置と、複数のメモリとが共通バ
スに接続された情報処理装置において、上記共通バスの
メモリを指定するアドレス線ｎビットが、メモリモジュ
ール番号の指定空間としてＭビット、１つのモジュール
のメモリアドレス空間としてＡビット、さらに、イニシ
ャライズ処理の指定用フラグとして１ビット（ただしｎ
≧Ｍ＋Ａ＋１）に割付けられ、上記中央処理装置は、イ
ニシャライズ処理を命令するときに上記フラグに特定論
理値を送出する手段を備え、上記各メモリには、上記Ａ
ビットのメモリアドレス空間のうち上位ビットを１ビッ
ト以上マスクする手段と、このフラグが上記特定論理で
あるときに上記メモリアドレス空間の指定にしたがって
イニシャライズを実行する手段を含むことを特徴とす
る。
スに接続された情報処理装置において、上記共通バスの
メモリを指定するアドレス線ｎビットが、メモリモジュ
ール番号の指定空間としてＭビット、１つのモジュール
のメモリアドレス空間としてＡビット、さらに、イニシ
ャライズ処理の指定用フラグとして１ビット（ただしｎ
≧Ｍ＋Ａ＋１）に割付けられ、上記中央処理装置は、イ
ニシャライズ処理を命令するときに上記フラグに特定論
理値を送出する手段を備え、上記各メモリには、上記Ａ
ビットのメモリアドレス空間のうち上位ビットを１ビッ
ト以上マスクする手段と、このフラグが上記特定論理で
あるときに上記メモリアドレス空間の指定にしたがって
イニシャライズを実行する手段を含むことを特徴とす
る。
ｎビットで表されるメモリのアドレス線のうちメモリ
のモジュール番号を指定空間としてＭビットを使用し、
１モジュールのメモリのアドレス空間としてＡビットを
使用し、少なくとも１ビット以上の未使用ビットがある
場合、つまりＭ＋Ａ＋１≦ｎの場合においては未使用の
任意の１ビットをイニシャライズ処理かどうかのフラグ
とし、Ａビットのアドレス空間のうち、各メモリにおい
てそれぞれ未使用の上位ビットを‘0'にマスクする回路
を設け、容量の異なったメモリに対応してイニシャライ
ズ処理の場合には、フラグビットを‘1'とすることによ
りモジュール番号を無視して全メモリに同時にイニシャ
ライズ処理を行う。これにより、複数のメモリについて
イニシャライズ処理を並行して実行させ、処理に要する
時間を最大容量のメモリ１個分に対応する時間に短縮す
ることができ、処理の高速化をはかることができる。
のモジュール番号を指定空間としてＭビットを使用し、
１モジュールのメモリのアドレス空間としてＡビットを
使用し、少なくとも１ビット以上の未使用ビットがある
場合、つまりＭ＋Ａ＋１≦ｎの場合においては未使用の
任意の１ビットをイニシャライズ処理かどうかのフラグ
とし、Ａビットのアドレス空間のうち、各メモリにおい
てそれぞれ未使用の上位ビットを‘0'にマスクする回路
を設け、容量の異なったメモリに対応してイニシャライ
ズ処理の場合には、フラグビットを‘1'とすることによ
りモジュール番号を無視して全メモリに同時にイニシャ
ライズ処理を行う。これにより、複数のメモリについて
イニシャライズ処理を並行して実行させ、処理に要する
時間を最大容量のメモリ１個分に対応する時間に短縮す
ることができ、処理の高速化をはかることができる。
〔実施例〕 次に、本発明実施例を図面に基づいて説明する。第１
図は本発明実施例のシステムの構成を示すブロック図で
ある。
図は本発明実施例のシステムの構成を示すブロック図で
ある。
本発明実施例は、中央処理装置１と、複数のメモリ３
および４とが共通バス２に接続され、共通バス２のメモ
リ３および４を指定するアドレス線ｎビットが、メモリ
モジュール番号の指定空間としてＭビット、１つのモジ
ュールのメモリアドレス空間としてＡビット、さらに、
イニシャライズ処理の指定用フラグとして１ビット（た
だしｎ≧Ｍ＋Ａ＋１）に割付けられ、中央処理装置１
は、イニシャライズ処理を命令するときにフラグに特定
論理値を送出する手段を備え、上記各メモリ３および４
には、上記Ａビットのメモリアドレス空間のうち上位ビ
ットを１ビット以上マスクするマスク回路５と、このフ
ラグが特定論理であるときに上記メモリアドレス空間の
指定にしたがってイニシャライズを実行する手段を含
む。
および４とが共通バス２に接続され、共通バス２のメモ
リ３および４を指定するアドレス線ｎビットが、メモリ
モジュール番号の指定空間としてＭビット、１つのモジ
ュールのメモリアドレス空間としてＡビット、さらに、
イニシャライズ処理の指定用フラグとして１ビット（た
だしｎ≧Ｍ＋Ａ＋１）に割付けられ、中央処理装置１
は、イニシャライズ処理を命令するときにフラグに特定
論理値を送出する手段を備え、上記各メモリ３および４
には、上記Ａビットのメモリアドレス空間のうち上位ビ
ットを１ビット以上マスクするマスク回路５と、このフ
ラグが特定論理であるときに上記メモリアドレス空間の
指定にしたがってイニシャライズを実行する手段を含
む。
メモリ３およびメモリ４は共に主記憶装置であり、こ
の例ではメモリ３を2MB、メモリ４を4MBとする。また、
2MBのメモリ３はアドレス空間の最上位ビットであるビ
ット10をマスクするためのマスク回路５を備えるが、こ
の例では、4MBのメモリ４にはマスク回路５は必要はな
い。
の例ではメモリ３を2MB、メモリ４を4MBとする。また、
2MBのメモリ３はアドレス空間の最上位ビットであるビ
ット10をマスクするためのマスク回路５を備えるが、こ
の例では、4MBのメモリ４にはマスク回路５は必要はな
い。
第２図は本発明実施例のメモリイニシャライズ処理方
式におけるメモリのアドレス線の使用例である。この例
ではアドレス線を32ビットとし、その内ビット10からビ
ット31の22ビットを１モジュールのメモリのアドレス空
間として4MBまで対応し、モジュール番号の指定として
ビット２からビット９の８ビットを使用する。未使用の
ビット０、ビット１のうちビット０をイニシャライズ処
理かどうかのフラグとする。
式におけるメモリのアドレス線の使用例である。この例
ではアドレス線を32ビットとし、その内ビット10からビ
ット31の22ビットを１モジュールのメモリのアドレス空
間として4MBまで対応し、モジュール番号の指定として
ビット２からビット９の８ビットを使用する。未使用の
ビット０、ビット１のうちビット０をイニシャライズ処
理かどうかのフラグとする。
第３図は従来のメモリイニシャライズ処理方式におけ
るシステム構成の例を示したものである。従来例システ
ムは中央処理装置６が、共通バス７を通してメモリ８、
およびメモリ９に接続される。メモリ８およびメモリ９
は共に主記憶それぞれであり、実施例と同様メモリ８を
2MB、メモリ９を4MBとする。
るシステム構成の例を示したものである。従来例システ
ムは中央処理装置６が、共通バス７を通してメモリ８、
およびメモリ９に接続される。メモリ８およびメモリ９
は共に主記憶それぞれであり、実施例と同様メモリ８を
2MB、メモリ９を4MBとする。
第４図は従来のメモリイニシャライズ処理方式におけ
るメモリのアドレス線の使用例を示したものである。ビ
ット10からビット31の22ビットを１モジュールのメモリ
のアドレス空間として使用し、実施例同様にモジュール
番号の指定としてビット２からビット９の８ビットを使
用するがビット０およびビット１は未使用である。
るメモリのアドレス線の使用例を示したものである。ビ
ット10からビット31の22ビットを１モジュールのメモリ
のアドレス空間として使用し、実施例同様にモジュール
番号の指定としてビット２からビット９の８ビットを使
用するがビット０およびビット１は未使用である。
第３図に示す従来システムのメモリイニシャライズ処
理を第４図を用いて簡単に説明する。まず、モジュール
番号として‘01H’、アドレスとして‘0H’が指定さ
れ、メモリ８のアドレス‘0H’に‘00H’が書き込まれ
る。以下、アドレスをインクリメントしながらメモリ８
に‘00H’が書き込まれ、アドレスが、‘1FFFFFH’とな
りメモリ８の2MBすべてに‘00H’が書き込まれた後、モ
ジュール番号として、‘02H’アドレスとして‘0H’が
指定され、メモリ９に対して同様の処理が行われ、アド
レスが‘3FFFFFH’となり、メモリ９の4MBすべてに‘00
H’が書き込まれて、メモリイニシャライズ処理が終了
する。
理を第４図を用いて簡単に説明する。まず、モジュール
番号として‘01H’、アドレスとして‘0H’が指定さ
れ、メモリ８のアドレス‘0H’に‘00H’が書き込まれ
る。以下、アドレスをインクリメントしながらメモリ８
に‘00H’が書き込まれ、アドレスが、‘1FFFFFH’とな
りメモリ８の2MBすべてに‘00H’が書き込まれた後、モ
ジュール番号として、‘02H’アドレスとして‘0H’が
指定され、メモリ９に対して同様の処理が行われ、アド
レスが‘3FFFFFH’となり、メモリ９の4MBすべてに‘00
H’が書き込まれて、メモリイニシャライズ処理が終了
する。
これでみるように、メモリ８に対するイニシャライズ
処理が終了して初めてメモリ９に対するイニシャライズ
処理が行われており、メモリイニシャライズ処理全体と
しては、各メモリに対するイニシャライズ処理に要する
時間の総和となっている。
処理が終了して初めてメモリ９に対するイニシャライズ
処理が行われており、メモリイニシャライズ処理全体と
しては、各メモリに対するイニシャライズ処理に要する
時間の総和となっている。
次に第１図に示す本発明実施例のメモリイニシャライ
ズ処理方式を第２図を用いて説明する。まず、モジュー
ル番号として‘01H’、アドレスとして‘0H’が指定さ
れると同時にフラグビットが‘1'にセットされ、これに
よりモジュール番号は無視され、メモリ３およびメモリ
４に同時に‘00H’が書き込まれ、アドレスが、‘1FFFF
FH’になると、メモリ３の2MBにすべて‘00H’が書き込
まれるが、マスク回路５によってアドレス空間の最上位
ビットであるビット10が‘0'にマスクされているので、
これ以降存在しないアドレスが指定されることはない。
ズ処理方式を第２図を用いて説明する。まず、モジュー
ル番号として‘01H’、アドレスとして‘0H’が指定さ
れると同時にフラグビットが‘1'にセットされ、これに
よりモジュール番号は無視され、メモリ３およびメモリ
４に同時に‘00H’が書き込まれ、アドレスが、‘1FFFF
FH’になると、メモリ３の2MBにすべて‘00H’が書き込
まれるが、マスク回路５によってアドレス空間の最上位
ビットであるビット10が‘0'にマスクされているので、
これ以降存在しないアドレスが指定されることはない。
アドレスが‘3FFFFFH’となり、メモリ４の4MBにすべ
て‘00H’が書き込まれてメモリイニシャライズ処理が
処理する。このようにシステムに構成されているメモリ
のうち最大容量のメモリ１モジュールに対するイニシャ
ライズ処理に要する時間と同じ時間で全体のメモリイニ
シャライズ処理を終了することができる。なお、フラグ
ビットの‘0'と‘1'の意味付けを逆転させても何ら差支
えない。
て‘00H’が書き込まれてメモリイニシャライズ処理が
処理する。このようにシステムに構成されているメモリ
のうち最大容量のメモリ１モジュールに対するイニシャ
ライズ処理に要する時間と同じ時間で全体のメモリイニ
シャライズ処理を終了することができる。なお、フラグ
ビットの‘0'と‘1'の意味付けを逆転させても何ら差支
えない。
以上説明したように本発明によれば、メモリのアドレ
ス線のうち、使用していない任意の１ビットをイニシャ
ライズ処理かどうかのフラグとして用い、各メモリにお
いてそれぞれ使用していないアドレス空間の上位ビット
をマスクすることにより、容量の異なったメモリに対応
して共通バス上に複数のメモリを有するシステムのイニ
シャライズ処理の場合にシステムに構成されているメモ
リのうち、最大容量のメモリ１モジュールに対するイニ
シャライズ処理に要する時間で全メモリに対するイニシ
ャライズ処理を行うことができ、メモリのイニシャライ
ズ処理に要する時間を短くできる効果がある。
ス線のうち、使用していない任意の１ビットをイニシャ
ライズ処理かどうかのフラグとして用い、各メモリにお
いてそれぞれ使用していないアドレス空間の上位ビット
をマスクすることにより、容量の異なったメモリに対応
して共通バス上に複数のメモリを有するシステムのイニ
シャライズ処理の場合にシステムに構成されているメモ
リのうち、最大容量のメモリ１モジュールに対するイニ
シャライズ処理に要する時間で全メモリに対するイニシ
ャライズ処理を行うことができ、メモリのイニシャライ
ズ処理に要する時間を短くできる効果がある。
第１図は本発明実施例のメモリイニシャライズ処理方式
のシステム構成を示すブロック図。 第２図は本発明実施例のメモリイニシャライズ処理方式
におけるメモリのアドレス線の使用例を示す図。 第３図は従来例のメモリイニシャライズ処理方式におけ
るシステム構成を示すブロック図。 第４図は従来例のメモリイニシャライズ処理方式におけ
るメモリのアドレス線の使用例を示す図。 １、６……中央処理装置、２、７……共通バス、３、
４、８、９……メモリ、５……マスク回路。
のシステム構成を示すブロック図。 第２図は本発明実施例のメモリイニシャライズ処理方式
におけるメモリのアドレス線の使用例を示す図。 第３図は従来例のメモリイニシャライズ処理方式におけ
るシステム構成を示すブロック図。 第４図は従来例のメモリイニシャライズ処理方式におけ
るメモリのアドレス線の使用例を示す図。 １、６……中央処理装置、２、７……共通バス、３、
４、８、９……メモリ、５……マスク回路。
Claims (1)
- 【請求項１】中央処理装置と、複数のメモリとが共通バ
スに接続された情報処理装置において、 上記共通バスのメモリを指定するアドレス線ｎビット
が、 メモリモジュール番号の指定空間としてＭビット、 １つのモジュールのメモリアドレス空間としてＡビッ
ト、 さらに、イニシャライズ処理の指定用フラグとして１ビ
ット（ただしｎ≧Ｍ＋Ａ＋１）に割付けられ、 上記中央処理装置は、イニシャライズ処理を命令すると
きに上記フラグに特定論理値を送出する手段を備え、 上記各メモリには、 上記Ａビットのメモリアドレス空間のうち上位ビットを
１ビット以上マスクする手段と、 このフラグが上記特定論理であるときに上記メモリアド
レス空間の指定にしたがってイニシャライズを実行する
手段を含む ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27174788A JP2666419B2 (ja) | 1988-10-26 | 1988-10-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27174788A JP2666419B2 (ja) | 1988-10-26 | 1988-10-26 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116944A JPH02116944A (ja) | 1990-05-01 |
| JP2666419B2 true JP2666419B2 (ja) | 1997-10-22 |
Family
ID=17504271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27174788A Expired - Fee Related JP2666419B2 (ja) | 1988-10-26 | 1988-10-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666419B2 (ja) |
-
1988
- 1988-10-26 JP JP27174788A patent/JP2666419B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02116944A (ja) | 1990-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |