[go: up one dir, main page]

JPH0116018B2 - - Google Patents

Info

Publication number
JPH0116018B2
JPH0116018B2 JP54119808A JP11980879A JPH0116018B2 JP H0116018 B2 JPH0116018 B2 JP H0116018B2 JP 54119808 A JP54119808 A JP 54119808A JP 11980879 A JP11980879 A JP 11980879A JP H0116018 B2 JPH0116018 B2 JP H0116018B2
Authority
JP
Japan
Prior art keywords
type well
well region
conductivity type
forming
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP54119808A
Other languages
English (en)
Other versions
JPS5643756A (en
Inventor
Toshihiko Mano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP11980879A priority Critical patent/JPS5643756A/ja
Publication of JPS5643756A publication Critical patent/JPS5643756A/ja
Publication of JPH0116018B2 publication Critical patent/JPH0116018B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/0123Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01Manufacture or treatment
    • H10D84/02Manufacture or treatment characterised by using material-based technologies
    • H10D84/03Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85Complementary IGFETs, e.g. CMOS
    • H10D84/859Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係わるもので
あり、詳しては導電型の異なる2種類のウエル領
域の製造方法に関する。
〔従来の技術〕
従来のウエル領域の製造方法について、第1図
a〜dを用いて以下に説明する。第1図aは、単
結晶シリコン基板1にシリコン酸化膜2を形成し
た半導体装置の断面図である。次に、N型ウエル
領域を形成するための窓をシリコン酸化膜2にホ
トエツチにより開け、レジスト4等をマスクとし
てN型を形成するイオン5をイオン注入しN型ウ
エル領域6を形成して第1図bとなる。このN型
ウエル領域を形成した後、レジスト4を剥離し、
そして第1図cのように再度シリコン酸化膜7を
形成する。シリコン酸化膜7は残存するシリコン
酸化膜3の上にも形成される。その後、パターン
化されたホトレジスト9をマスクとしてエツチン
グすることにより、P型ウエル領域を形成するた
めの窓を酸化膜8に開けた、次に、レジスト9等
をマスクとしてP型を形成するイオン10をイオ
ン注入する。このようにして、第1図dに示すよ
うにP型ウエル領域11を形成する。以上のよう
に、従来の方法はN型ウエル領域及びP型ウエル
領域をそれぞれ別のマスクを用いて形成してい
た。
又、従来のセルフアライン技術は特開昭52−
86083号公報の様に、フイールド絶縁膜とゲート
部とをマスクとしてソース・ドレイン領域を自己
整合的にイオンを打ち込んで形成し、チヤンネル
ストツパ領域とソース・ドレイン領域との境界面
にP−N接合を形成する方法である。
〔本発明が解決しようとする問題点〕 しかし、従来のウエル領域の製造方法は、N型
ウエル領域及びP型ウエル領域をそれぞれ別のマ
スクを用いて形成していたので、 ホト工程が2回必要である マスク合わせの誤差が大きいので、N型ウエ
ル領域とP型ウエル領域を隣接させることがで
きず、N型ウエル領域とP型ウエル領域は一定
距離はなして形成しなければならない という問題点があつた。
又、従来のセルフアライン法によると、 ソース・ドレイン領域は他の素子と結線する
ために複雑な形状となり、アラインメントマー
クとして用いることができない。
イオン打ち込みでソース・ドレイン領域を形
成するためのマスクは、選択酸化法によつて形
成されたフイールド絶縁膜とゲート部であるた
め、高エネルギーを有するマスクを打ち込むと
ゲート部の絶縁性が破壊される欠点がある 隣接して形成された導電型の異なる2種類の
領域によつて作られるP−N接合面は、それぞ
れの不純物濃度が同一でないため、イオン打ち
込み後の熱拡散処理、PSG等の保護膜を形成
する工程での加熱処理等によつて、不純物濃度
の高い領域から低い領域へと移動し、セルフア
ライン法によつて形成されたP−N接合面をイ
オン打ち込みで形成した位置に止めておくこと
は難しいという欠点がある という問題点があつた。
以上のように、従来の技術では導電型の異なる
2種類の領域を深い拡散層にしそして隣接して形
成し、そのP−N接合面を後工程の加熱条件によ
らず一定位置に止める方法がなく、半導体装置の
高密度化、低コスト化及び高性能化の隘路となて
いた。
そこで、本発明はこのような問題点を解決する
ものであり、その目的とするところは 半導体装置を高密度化する ホト工程を短縮する ことを同時に達成する製造方法を提供することに
ある。
〔問題を解決するための手段〕
本発明は、半導体基板に第1導電型ウエル及び
第2導電型ウエルを形成した後、前記第1導電型
ウエル及び前記第2導電型ウエルに能動素子、受
動素子を形成する半導体装置の製造方法におい
て、前記半導体基板上に酸化に対してマスク作用
を有する耐酸化膜を選択的に形成する工程、前記
耐酸化膜を形成した部分をマスクとして前記半導
体基板中に第1導電型のイオンを導入することに
より前記第1導電型ウエル領域を形成する工程、
前記耐酸化膜をマスクとして前記第1導電型ウエ
ル領域を選択酸化し、前記第1導電型ウエル領域
上に選択酸化膜を形成する工程、前記耐酸化膜を
エツチング除去する工程と前記選択酸化膜をマス
クとして前記半導体基板中に第2導電型のイオン
を導入することにより前記第1導電型ウエル領域
に隣接して前記第2導電型ウエル領域を形成する
工程を有することを特徴とする。
〔作 用〕
第2図bに示すように、イオン打ち込みに対す
るマスク15,16及び17は厚さが厚いので、
高エネルギーのイオン打ち込みによりイオンがそ
れらを突き抜けることがなく、イオン18によつ
て深いN型ウエル領域を形成できる。また、第2
図dに示すように、選択酸化膜21は厚さが厚い
ので、高エネルギーのイオン打ち込みによりイオ
ンがそれを突き抜けN型ウエル領域に達すること
なく、イオン22によつて深いP型ウエル領域を
形成できる。
又、P型ウエル領域とN型ウエル領域とが接し
て形成されるP−N接合面は、それぞれの領域の
不純物濃度が加熱によつて移動しない程度に等し
いので、後工程の加熱条件によるP−N接合面の
移動を防止することができる。
このような不純物濃度が略等しい導電型の異な
る2種類のウエル領域を選択酸化法を用いて形成
することにより、実己整合なイオン打ち込みとジ
ヤンクションを正確な位置に形成することの他
に、ジヤンクションの幅のバラツキを小さくする
こと、ジヤンクションにおける不純物分布バラツ
キを小さくすること及び選択酸化膜のバーズビー
クと不純物の熱拡散を利用した緩らかな不純物の
分布等が可能になる。
〔実施例〕
第2図a〜dは、本発明の1実施例における代
表的な工程に係わる図である。
第2図aは、単結晶シリコン基板12にシリコ
ン酸化膜13及び従来から良く知られているよう
に、酸化に対してマスク作用を有する耐酸化マス
クとなりえるシリコン窒化膜14を形成したもの
である。次に、レジスト16を塗布し露光しエツ
チングすることにより、マスクの形状に形成され
たレジスト17が形成される。レジスト17をマ
スクとして、N型ウエル領域を形成するための窓
をエツチングにより明け、シリコン窒化膜16及
びレジスト17をマスクとしてN型を形成するイ
オン18をイオン注入し、第2図bに示すように
N型ウエル領域19を形成する。次に、シリコン
窒化膜6をマスクとして選択酸化を行い第2図c
のようにシリコン酸化膜20を形成する。その
後、シリコン窒化膜をエツチング除去すると選択
酸化した部分のシリコン酸化膜21が残る。この
シリコン酸化膜21をマスクとしてP型を形成す
るイオン22を注入することにより、第2図のよ
うにP型ウエル領域23を形成する。この後の工
程については、通常の方法で、第2図dのシリコ
ン酸化膜21をエツチング除去しP型ウエル領域
23の表面を露出させ、N型ウエル領域とP型ウ
エル領域を隣接させて形成する。これらのウエル
領域に能動素子としてトランジスタ、ダイオード
等、受動素子としてレジスト、キヤパシタ等を形
成し半導体装置を製造する。
〔発明の効果〕
以上述べたように、本願発明は N型ウエル領域とP型ウエル領域を隣接して
形成し、そのP−N接合面を後工程の加熱条件
によらず一定位置に止めることができた 更に言及すれば、ソース・ドレイン拡散層、
フイールド拡散層及びウエル領域の不純物濃度
は、それぞれ、1020〜1022、1018〜1019及び1015
〜1016であり、セルフアラインでソース・ドレ
イン拡散層を形成するとその境界はフイールド
拡散層の中に拡がつていくのに対し、セルフア
ラインでウエル領域を形成すると隣接するウエ
ル領域の不純物濃度が同程度なのでウエル領域
の境界は移動しない。加えるに、ソース・ドレ
イン拡散層の深さは1μm前後、ウエル領域の深
さは4μm前後であり、このように拡散を深く行
う場合は、深さ方向以外に横方向にも大きく拡
散が行われるため、セルフアラインでウエル領
域を形成することはソース・ドレイン拡散層の
セルフアラインと比較し格段に形状精度の高い
拡散ができる。このことにより、ウエル領域の
境界のバラツキについて考慮する必要がなくな
り、周辺部までトランジスタ等を形成でき半導
体装置の高密度が可能になつた。
P型ウエル領域とN型ウエル領域が隣接して
形成され、集積度を従来の製造方法に比して20
〜30%改善することができた N型ウエル領域に形成されたソース、ドレイ
ン又はゲートとP型ウエル領域に形成されたソ
ース、ドレイン又はゲートとの配線距離を10〜
40%短くすることができ、配線抵抗及び配線に
帰因する寄生容量を大幅に小さくすることがで
きた P型ウエル領域とN型ウエル領域の表面の境
界に形成した段差をアラインメントマークとし
て用い精度の高いマスク合わせができた。
P型ウエル領域及びN型ウエル領域を形成す
るのに、ホトエツチ工程を従来の2回から1回
へと50%減らすことができた という効果を有する。
【図面の簡単な説明】
第1図a〜dはウエル領域を形成する従来の製
造方法の主要工程における半導体装置の断面図、
第2図a〜dは本発明の1実施例を示す主要工程
における半導体装置の断面図である。 12……単結晶シリコン基板、13,15,2
0,21……シリコン酸化膜、14,16……シ
リコン窒化膜、18……N型を形成するイオン、
19……N型ウエル領域、22……P型を形成す
るイオン、23……P型ウエル領域。

Claims (1)

    【特許請求の範囲】
  1. 1 半導体基板に第1導電型ウエル及び第2導電
    型ウエルを形成した後、能動素子、受動素子を前
    記第1導電型ウエル及び前記第2導電型ウエルに
    形成する半導体装置の製造方法において、前記半
    導体基板上に酸化に対してマスク作用を有する耐
    酸化膜を選択的に形成する工程、前記耐酸化膜を
    形成した部分をマスクとして前記半導体基板中に
    第1導電型のイオンを導入することにより前記第
    1導電型ウエル領域を形成する工程、前記耐酸化
    膜をマスクとして前記第1導電型ウエル領域を選
    択酸化し、前記第1導電型ウエル領域上に選択酸
    化膜を形成する工程、前記耐酸化膜をエツチング
    除去する工程と前記選択酸化膜をマスクとして前
    記半導体基板中に第2導電型のイオンを導入する
    ことにより前記第1導電型ウエル領域に隣接して
    前記第2導電型ウエル領域を形成する工程を有す
    ることを特徴とする半導体装置の製造方法。
JP11980879A 1979-09-18 1979-09-18 Manufacture of semiconductor device Granted JPS5643756A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11980879A JPS5643756A (en) 1979-09-18 1979-09-18 Manufacture of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11980879A JPS5643756A (en) 1979-09-18 1979-09-18 Manufacture of semiconductor device

Related Child Applications (4)

Application Number Title Priority Date Filing Date
JP62146384A Division JPS63146A (ja) 1987-06-12 1987-06-12 半導体装置
JP62146385A Division JPS63147A (ja) 1987-06-12 1987-06-12 半導体装置
JP1341850A Division JPH02224269A (ja) 1989-12-29 1989-12-29 半導体装置
JP1341849A Division JP2572653B2 (ja) 1989-12-29 1989-12-29 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS5643756A JPS5643756A (en) 1981-04-22
JPH0116018B2 true JPH0116018B2 (ja) 1989-03-22

Family

ID=14770733

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11980879A Granted JPS5643756A (en) 1979-09-18 1979-09-18 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JPS5643756A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3133468A1 (de) * 1981-08-25 1983-03-17 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen in siliziumgate-technologie
DE3149185A1 (de) * 1981-12-11 1983-06-23 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung benachbarter mit dotierstoffionen implantierter wannen bei der herstellung von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
JPS6031276A (ja) * 1983-07-29 1985-02-18 Toshiba Corp 半導体装置及びその製造方法
JPS6144456A (ja) * 1984-08-09 1986-03-04 Fujitsu Ltd 半導体装置の製造方法
JPS63119250A (ja) * 1987-10-23 1988-05-23 Hitachi Ltd 半導体装置の製法
JPH02338A (ja) * 1988-12-16 1990-01-05 Hitachi Ltd 半導体集積回路装置の製造法
JPH02337A (ja) * 1988-12-16 1990-01-05 Hitachi Ltd 半導体集積回路装置の製造法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5286083A (en) * 1976-01-12 1977-07-16 Hitachi Ltd Production of complimentary isolation gate field effect transistor
US4080718A (en) * 1976-12-14 1978-03-28 Smc Standard Microsystems Corporation Method of modifying electrical characteristics of MOS devices using ion implantation

Also Published As

Publication number Publication date
JPS5643756A (en) 1981-04-22

Similar Documents

Publication Publication Date Title
US4459325A (en) Semiconductor device and method for manufacturing the same
US4729964A (en) Method of forming twin doped regions of the same depth by high energy implant
JPH0244155B2 (ja)
JPH01140761A (ja) 半導体装置
US5086005A (en) Bipolar transistor and method for manufacturing the same
US4191595A (en) Method of manufacturing PN junctions in a semiconductor region to reach an isolation layer without exposing the semiconductor region surface
US4577397A (en) Method for manufacturing a semiconductor device having vertical and lateral transistors
JPH0116018B2 (ja)
KR930005508B1 (ko) 반도체장치 및 그 제조방법
JPS6310896B2 (ja)
JP2658027B2 (ja) 半導体装置の製造方法
JPS5817655A (ja) 半導体装置の製造方法
JPH0423329A (ja) 半導体装置の製造方法
JP2544806B2 (ja) 半導体装置の製造方法
JPH06151579A (ja) 半導体装置及びその製造方法
JPH07161729A (ja) 半導体装置の製造方法
JPH0541516A (ja) 半導体装置及び製造方法
JP2890550B2 (ja) 半導体装置の製造方法
JP3848782B2 (ja) 半導体装置の製造方法
JPS63147A (ja) 半導体装置
JPH0338742B2 (ja)
JP2828644B2 (ja) 半導体集積回路の製造方法
KR950000152B1 (ko) 게이트중첩 엘디디(ldd) 구조 씨모스(cmos) 장치의 제조방법
JP2571449B2 (ja) バイポーラicの製造方法
JPS63146A (ja) 半導体装置