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JP7554538B2 - 陥凹特徴部におけるボトムアップ金属化の方法 - Google Patents

陥凹特徴部におけるボトムアップ金属化の方法 Download PDF

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Description

本開示は、2019年9月16日に出願された米国仮出願第62／900,794号の優先権を主張する出願であり、その全体は参照により本願に組み込まれる。
本願は、半導体デバイスの設計および微細加工に関する。
（特に微細スケールの）半導体デバイスの製造において、膜形成堆積、エッチングマスク形成、パターニング、材料エッチングおよび除去、ならびにドーピング処理のような、各種製造プロセスが実施される。これらのプロセスが繰り返し実施され、基板上に所望の半導体デバイス素子が形成される。歴史的には、微細加工法により、1つの面にトランジスタが形成され、アクティブ装置面の上に配線／金属化が形成され、従って、2次元(2D)回路または2D加工として特徴付けられる。スケーリングの努力により、2D回路における単位面積当たりのトランジスタの数は大幅に増加した。
ただし、スケーリングが1桁のナノメートル半導体デバイスの製造ノードに突入するとともに、スケーリングの努力は、より大きな課題に直面している。半導体デバイスの製造者は、トランジスタが相互に上部で重なり合う3次元(3D)半導体回路に対する要望を表明している。
本開示は、陥凹構造におけるボトムアップ金属化（metallization）に関する。
第1の態様は、金属化の方法であって、凹部が形成された基板を受容するステップであって、前記凹部は、底部および側壁を有する、ステップと、前記凹部の前記底部および側壁に、共形ライナを成膜するステップと、を有する、方法である。前記共形ライナは、前記凹部の上側から除去され、前記凹部の上側側壁が露出される一方、前記凹部の下側部分に、前記凹部の前記底部および下側側壁を覆う前記共形ライナが残される。前記凹部の前記下側部分に金属が選択的に成膜され、前記凹部の前記下側部分に、前記共形ライナと、前記金属とを有する金属化特徴部が形成される。
第1の態様では、前記共形ライナは、前記凹部の前記下側部分に、前記共形ライナを被覆する材料を成膜するステップと、前記凹部の前記下側部分において前記共形ライナを被覆する前記材料に対し、前記凹部の前記上側部分から、前記共形ライナを選択的にエッチングするステップと、により除去される。その後、前記材料を成膜するステップは、前記凹部の前記下側部分に、前記金属化特徴部の一部を形成する金属を成膜するステップ、またはブロック材料を成膜するステップであって、前記ブロック材料は、前記凹部の前記下側部分に、前記金属化特徴部の一部を形成しない、ステップ、であり得る。第1の態様は、さらに、自己組織化単分子膜で、前記凹部の前記露出された上側側壁を表面処理し、前記露出された側壁に対する前記金属の選択的成膜を容易にするステップを有する。
別の態様では、基板を処理する方法が開示され、基板は、陥凹特徴部を定めるパターン化された第1の層を有し、前記陥凹特徴部は、底部および側壁を定める。また、基板は、前記第1の層の下側に第2の層を有し、前記第1の層は、前記第2の層に延在する前記陥凹特徴部を有する。前記第1の層は、シリコンのような任意の半導体材料であってもよく、前記第1の層は、酸化ケイ素のような誘電体材料であってもよい。
この方法は、さらに、前記基板上にライナ膜を成膜するステップであって、未被覆表面が共形的に被覆される、ステップと、初期金属成膜プロセスを実施するステップであって、前記陥凹特徴部の前記側壁の上側部分に比べて、前記陥凹特徴部の前記側壁の下側部分に、比較的多くの金属が成膜される、ステップと、前記陥凹特徴部内の所定の深さまで、初期金属堆積物を陥凹化させることにより、陥凹化された金属堆積物を得るステップと、前記基板から前記ライナ膜の未被覆部分を除去するステップと、を有し得る。
その後、前記陥凹化された金属堆積物上に、同じ金属材料が選択的に成膜され得る。前記選択的な金属成膜は、前記陥凹化された金属堆積物におけるギャップを充填し得る。また、前記選択的金属成膜プロセスは、前記断面プロファイルの凹面を低減させることにより、前記陥凹化された金属堆積物の断面プロファイルを変化させ得る。ある実施形態では、前記第1の層における金属核生成を抑制する自己組織化単分子膜が、前記第1の層の未被覆部分に成膜され、その後、金属成膜プロセスが実施され、前記陥凹化された金属堆積物上に前記同じ金属材料が選択的に成膜される。別の実施形態では、金属核生成の前駆体として機能する自己組織化単分子膜が、前記陥凹化された金属堆積物上に成膜され、その後、金属成膜プロセスが実施され、前記金属材料は、前記陥凹化された金属堆積物上に選択的に成膜される。
さらに、当該方法は、前記基板を洗浄して、前記第1の層の未被覆部分に非選択的に成膜された金属を除去するステップを有し得る。
第2の態様では、基板を処理する方法が開示され、陥凹特徴部を定めるパターン化された第1の層を有する基板が受容され、前記陥凹特徴部は、底部および側壁を定める。また、前記基板は、さらに、前記第1の層の下側に第2の層を有し、前記第1の層は、前記第2の層に延在する前記陥凹特徴部を有し得る。
前記第2の層は、シリコンのような、任意の半導体材料であり、前記第1の層は、酸化ケイ素のような誘電体材料であってもよい。
本方法は、さらに、前記基板上にライナ膜を成膜するステップであって、前記ライナ膜は、未被覆表面を共形的に覆うステップと、前記陥凹特徴部に充填材料を充填し、前記充填材料を所定の深さまで陥凹化するステップであって、残留充填材料は、前記ライナ膜の一部を被覆する、ステップと、前記基板から前記ライナ膜の未被覆部分を除去するステップであって、前記残留ライナ膜は、前記陥凹特徴部の前記底部および側壁の一部を被覆する、ステップと、を有し得る。その後、前記残留充填材料は、除去され、未被覆の前記ライナ膜が残留する。
その後、前記残留ライナ膜の上に金属材料を選択的に成膜され得る。ある実施形態では、前記第1の層の未被覆部分に、前記第1の層における金属核生成を抑制する自己組織化単分子膜が成膜され、その後、金属成膜プロセスが実施され、前記金属材料が、前記残留ライナ膜上に選択的に成膜される。別の実施形態では、金属核生成の前駆体として機能する自己組織化単分子膜が前記残留ライナ膜の上に成膜され、その後、金属成膜プロセスが実施され、前記残留ライナ膜の上に金属材料が選択的に成膜され得る。
さらに、当該方法は、前記基板を洗浄して、前記第1の層の未被覆部分に非選択的に成膜された金属を除去するステップを有し得る。
当然のことながら、本願に記載の異なる工ステップの記載の順序は、明確化のために示されている。通常、これらのステップは、任意の好適な順序で実施することができる。また、本願における異なる特徴、技術、構成などの各々は、本開示の異なる箇所に記載されている場合があるが、各概念は、互いに独立して、または互いに組み合わせて実施され得ることが意図される。従って、本発明は、多くの異なる方法で具体化され、確認することができる。
本要約は、本開示またはクレームされた発明の各実施形態および／または付加的な新たな態様を特定するものではないことが留意される。むしろ、本要約は、異なる実施形態および対応する従来の技術を超える新規な点の予備的記載を提供するものに過ぎない。本発明および実施形態の追加の詳細および／または想定される展望に関し、読者には、以下に示されるような、本開示の詳細な説明および対応する図面が把握される。
本開示の態様は、添付図面と共に読むことにより、以下の詳細な説明から最もよく理解される。業界の標準的慣行では、各種特徴物は、スケールに合わせて示されていないことが留意される。実際、各種特徴物の寸法は、議論の明確のため、拡大され、または縮小され得る。
本開示の実施形態によるボトムアップ金属化プロセスのフローチャートである。 本開示の例示的な実施形態による、メニスカスを有するレールプロファイルの画像である。 本開示の例示的な実施形態による、メニスカスを有さないレールプロファイルの画像である。 本開示の例示的実施形態によるボトムアップ金属化プロセスのフローチャートである。 図3の例示的なプロセスによる、製造の各種中間段階での半導体デバイスの概略的な断面図である。 図3の例示的なプロセスによる、製造の各種中間段階での半導体デバイスの概略的な断面図である。 図3の例示的なプロセスによる、製造の各種中間段階での半導体デバイスの概略的な断面図である。 図3の例示的なプロセスによる、製造の各種中間段階での半導体デバイスの概略的な断面図である。 図3の例示的なプロセスによる、製造の各種中間段階での半導体デバイスの概略的な断面図である。 図3の例示的なプロセスによる、製造の各種中間段階での半導体デバイスの概略的な断面図である。 本開示の例示的実施形態による、選択的成膜時間の関数としてのレールプロファイルの概略を示した図である。 本開示の例示的実施形態による、選択的成膜時間の関数としてのレールプロファイルの概略を示した図である。 本開示の例示的実施形態による、選択的成膜時間の関数としてのレールプロファイルの概略を示した図である。 図3の例示的なプロセスにより形成された半導体デバイスの中間構造の断面図である。 図3の例示的なプロセスにより形成された半導体デバイスの中間構造の断面図である。 図3の例示的なプロセスにより形成された半導体デバイスの中間構造の断面図である。 本開示の別の例示的実施形態によるボトムアップ金属化プロセスのフローチャートである。 図7の例示的なプロセスによる、製造の各種中間段階における半導体デバイスの概略的な断面図である。 図7の例示的なプロセスによる、製造の各種中間段階における半導体デバイスの概略的な断面図である。 図7の例示的なプロセスによる、製造の各種中間段階における半導体デバイスの概略的な断面図である。 図7の例示的なプロセスによる、製造の各種中間段階における半導体デバイスの概略的な断面図である。 図7の例示的なプロセスによる、製造の各種中間段階における半導体デバイスの概略的な断面図である。 図7の例示的なプロセスによる、製造の各種中間段階における半導体デバイスの概略的な断面図である。 図7の例示的なプロセスによる、製造の各種中間段階における半導体デバイスの概略的な断面図である。 本開示の例示的用途としての半導体デバイスにおける例示的な埋設電力レールの断面図である。 従来のレール金属化プロセスの各種中間段階での半導体デバイスの断面図である。 従来のレール金属化プロセスの各種中間段階での半導体デバイスの断面図である。 従来のレール金属化プロセスの各種中間段階での半導体デバイスの断面図である。
以下の開示では、提供される主題の異なる特徴を実施するための多くの異なる実施形態または実施例が提供される。以下、本開示を簡略化するため、部材および配置の特定の例について説明する。当然のことながら、これらは、単なる一例であり、限定的なものではない。例えば、以下の説明において、第2の特徴部の上方または上部に第1の特徴部を形成することは、第1および第2の特徴部が直接接触して形成される実施形態を含んでもよく、また第1および第2の特徴部の間に、追加の特徴部が形成され、第1および第2の特徴部が直接接触しないような実施形態が含まれてもよい。また、本開示では、各種実施例において参照符号および／または文字が繰り返されてもよい。この繰り返しは、単純化および明確化の目的のためであり、それ自体は、議論される各種実施形態および／または構成の間の関係を表すものではない。さらに、「上部」、「底部」、「下方」、「下側」、「下部」、「上方」、「上部」のような空間的に相対的な用語は、記載を容易にするために使用され、図に示されているように、ある要素または特徴部の別の要素または特徴部に対する関係を表してもよい。空間的に相対的な用語は、図に示されている配向に加えて、使用中または作動中の装置の異なる配向を包含することを意図する。機器は、他の配向(90度回転、または他の配向)であってもよく、本願で使用される空間的に相対的な記載は、同様に解釈されてもよい。
本願に記載の異なるステップの議論の順序は、明確化のために示されている。一般に、これらのステップは、任意の適切な順番で実施することができる。また、本願における異なる特徴、技術、構成などの各々は、本開示の異なる箇所で説明されてもよいが、各概念は、相互に独立して、または相互に組み合わせて、実施され得ることが意図される。従って、本発明は、多くの異なる方法で具体化され、考えることができる。
背景の欄で述べたように、半導体デバイスの製造者は、トランジスタが互いの上部に積層される3次元(3D)半導体回路に対する要望を表明している。3D集積化、すなわち、複数のデバイスの垂直積層は、面積ではなく体積でトランジスタ密度を増加させることにより、平面デバイスで生じるスケーリングの制限を克服することを目的としている。デバイス積層は、3D NANDの採用により、フラッシュメモリ業界により実証され実施されているが、ランダム論理設計への適用は、実質的により困難である。ロジックチップ（CPU（中央処理ユニット）、GPU（グラフィックス処理ユニット）、FPGA（フィールドプログラマブルゲートアレイ、SoC（チップオンシステム）））の3次元集積化が進められている。
特に、埋設電力レールは、スケーリングブースタであり、相補型電界効果トランジスタ(CFET)デバイスの使用可能性が支援される。CFETデバイスは、3次元スタック論理標準セルであり、NMOSまたはPMOSのいずれかが、その相補の上に配置される。埋設電力レールは、トランジスタ平面の下方に配置されたトランジスタセル用の電力レールであるのに対し、従来の電力レールは、FETの上方に形成され、標準セルと接続される。図9は、本開示の例示的用途としての、半導体デバイス900に埋設された電力レールの例示的な断面図である。図には、上部トランジスタのソース/ドレイン領域を通る断面、および下部トランジスタのゲート領域を通る（異なる垂直面内の）断面が示されている。デバイス900は、新しい種類のAOI CFET標準セルとして使用することができる。デバイス900は、複数のソース/ドレイン領域901、ゲート領域902、金属充填領域903、および埋設電力レール905を有し得る。金属充填領域903は、ソース/ドレイン領域901を埋設電力レール905に電気的に接続することができる。電力レールをデバイスのバルクシリコンに埋設することにより、トラック高さが低下し、大きな面積スケーリング効果が得られる。本開示は、埋設電力レールの製造に使用され得る、半導体デバイス特徴部の金属化のボトムアップ方法に関する。
埋設電力レールを形成する一つの技術は、トレンチ内にライナを成膜し、金属の被覆物でトレンチを完全に充填することである。次に、化学機械研磨プロセスを用いて、金属の被覆物が除去される。次に、反応性イオンエッチングプロセスが実施され、トレンチ内の金属が所望の深さに陥凹化される。図10A、10B、および10Cは、従来のレール金属化プロセスの各種中間ステップにおける半導体デバイス1000の断面図である。図10Aに示すように、デバイス1000は、パターン化された第1の層1001、および該パターン化された第1の層1001の下側の第2の層1002を有する。パターン化された第1の層1001は、陥凹特徴部であり、第2の層1002内に延在し、底部1007および2つの側壁1009を定める。また、デバイス1000は、全ての表面をライニングするライナ膜を有し、これには、陥凹化特徴部の底部1007および側壁1009、ならびに第1の層1001の上部表面1001’（スケールのため視認できない）が含まれる。デバイス1000は、さらに、ライナ膜の上部に金属膜1005を有する。金属膜1005は、金属膜1005が陥凹特徴部のギャップを完全に充填する厚さを有し、金属膜1005の上部表面1005’は、第1の層1001の上部表面1001’の上方となる。第2の層1002は、シリコンであり（シリコンバルク材料であってもよい）、第1の層1001は、酸化ケイ素である。陥凹特徴部は、被エッチング領域が定められたエッチングマスクを用いた指向性エッチングにより形成され得る。示された例では、金属膜1005は、ルテニウムであり、化学気相成膜法または原子層成膜法により成膜される。
図10Bには、化学機械平坦化（CMP）処理の後の、図10Aのデバイス1000を示す。図に示すように、金属膜1005が平坦化され、金属膜1005の上部表面1005’は、第1の層1001の上部表面1001’と同じレベルにされる。
図10Cには、反応性イオンエッチング（RIE）処理の後の、図10Bのデバイス1000を示す。金属膜1005がエッチングされ、金属膜1005の上部表面1005’は、第1の層1001の上部表面1001’よりも下側にされる。その結果、残りの金属膜1005は、陥凹特徴部の底部1007および側壁1009の一部を被覆し得る。
本願発明者らは、図10A、10Bおよび10Cの従来の金属化プロセスは、好ましくないことを認識している。例えば、CMP処理は高価であり、ルテニウムのRIEエッチングは遅い。また、本願発明者らは、CMPおよび長時間のエッチングの必要性を排除する1つの方法は、ボトムアップ進行においてレールを金属化することであることを認識している。特に、本願発明者らは、ボトムアップ成膜の利点は、前述のような従来のCMPプロセスによる埋設電力レール形成において遭遇するいくつかの課題に対処できることであることを把握した。例えば、埋設電力レールの形成（または他のトレンチ金属化）では、レールからレールにわたって、高さのばらつきが生じる可能性がある。また、金属レールの上部のプロファイル制御は、容易ではない。これら2つの課題に対して有効に対処できないと、対応するデバイスの電気的特性に悪影響が生じる可能性がある。例えば、高さのばらつきは、電力レールとオーバーハングコンタクトとの間の容量の変動に寄与し、これにより、デバイス特性が妨害されたり、遅延したりする可能性がある。また、レールの上部は、平坦な形状を有することが好ましい。そうではなく、もしレールがメニスカスを有する場合、ピークにおいて高電場が生じ、静電放電（ESD）によりデバイスの不具合が生じ得る。また、メニスカスプロファイルは、レール上部と上側の金属化との間で、距離の変動を悪化させる可能性がある。
本願の技術では、選択成膜を用いたボトムアップ充填金属化の方法が提供される。本願の技術は、金属化の間に成膜されたライナを除去するステップを有する。ライナを除去することにより、金属は、ボトムアップ進行で成膜できる。本願に開示のある例示的な技術では、埋設電力レールをパターン化し形成する方法が提供される。この方法は、誘電体材料に対してエッチングされ得るルテニウムまたはコバルトのような、化学機械研磨処理を行わずに、金属を成膜するステップを有し得る。一例の実施形態では、底部重金属の堆積部が陥凹化され、次に、選択成膜により完了化される。一例の実施形態では、誘電体材料を被覆し、ライナ材料を置換する自己組織化単分子膜が、トレンチの底部および側壁の一部の内部に金属成膜を集中させる。別の実施形態では、基板を共形的にライニングするライナ膜が選択的に除去され、トレンチの底部および側壁の一部のみが被覆される。その後、金属成膜が実施され、ライナ材料の上に金属が選択的に成膜される。
図1は、本開示の実施形態によるボトムアップ金属化プロセスのフローチャートである。図に示すように、本方法は、凹部が形成された基板を受容するステップ101を有し、前記凹部は、底部および側壁を有する。ステップ103では、凹部の底部および側壁に、共形のライナが成膜される。ステップ105では、共形のライナが凹部の上側部分から除去され、凹部の上側側壁が露出する一方、凹部の下側部分の共形のライナは残留し、凹部の底部および下側側壁が覆われる。本開示の実施形態では、共形層の一部は、以下にさらに説明するように、金属の成膜の前または後のいずれかにおいて、除去されてもよい。ステップ107では、凹部の下側部分に金属が選択的に成膜され、凹部の下側部分の共形ライナと、金属とを有する金属化特徴部が形成される。本開示の実施形態では、以下にまた説明するように、自己組織化単分子膜を用いて、または用いずに、金属を選択的に成膜することができる。
レールを形成するためにトップダウンエッチングプロセスが必要となる関連例に比べて、ボトムアップ金属化は、CMPなしで実施することができ、金属レールの上部のプロファイル制御が提供され、レールからレールへの高さ変動を低減することができる。特に、ボトムアップ金属化は、金属レールの上部を平坦化して、メニスカスプロファイルに関する問題を軽減することができる。
図2Aおよび2Bは、異なるレールプロファイルを示す拡大（TEM）断面像である。図から明らかなように、図2Aには、デバイス200Aにメニスカスを有するレールプロファイルが示され、図2Bには、デバイス200Bにメニスカスを有しないレールプロファイルが示されている。メニスカスのないレールが望ましい。図2Aでは、デバイス200Aは、第1の層201の下側に、パターン化された第1の層201および第2の層202を有し得る。第1の層201は、陥凹特徴部を有し、これは、第2の層202に延在し、底部207および2つの側壁209を定めることができる。さらに、デバイス200Aは、陥凹特徴部に金属膜205aを有し、金属膜205aの上部表面205a’は、第1の層201の上部表面201’の下方にある。金属膜205aは、陥凹特徴部の底部207および側壁209の一部を被覆し得る。また、ある実施形態では、デバイス200Aは、第1の層301内に第3の層203を有し得る。
図2Bの例示的な実施形態は、図2Aの例示的な実施形態に類似しており、ここでは相違点に注目して説明する。図2Aにおけるメニスカスを有し、凹状である金属膜205aとは異なり、図2Bにおける金属膜205b’は、平坦な上部表面205b’を有し得る。金属膜205aおよび205bは、図9に示すように、埋設電力レールとして機能できることが留意される。埋設電力レールの用途では、レールの上部は、平坦な形状を有することが望ましい。前述のように、レールがメニスカスを有する場合、ピークで高い電場が生じ、これにより、静電放電によりデバイスの不具合が生じる可能性がある。また、メニスカスは、レールの上部と上方の金属化との間の距離の変動を増幅し得る。従って、埋設電力レール用途には、金属膜205b’が望ましい。最後に、金属膜の上部表面205b’の高さは、特定の設計要件を満たすように調整され得ることが理解される必要がある。
図3は、本開示の実施形態による、例示的な半導体デバイスを製造する例示的なプロセス300のフローチャートである。プロセス300は、ステップS301で始まり、ここでは、第1の層の下側にパターン化された第1の層および第2の層を有する基板が受容される。第1の層は、陥凹特徴部を有し、これは、第2の層に延在し、底部および2つの側壁を定め得る。ある実施形態では、基板は、第1の層と、該第1の層内の陥凹特徴部とを有し、第1の層の下側に第2の層を設けずに、底部および2つの側壁が定められる。次に、プロセス300は、ステップS302に進み、ここでは、基板の未被覆表面に、ライナ膜が共形的に成膜され、基板は、陥凹特徴部の底部および側壁、ならびに第1の層の上部表面を含む。ステップS303では、初期金属成膜が実施され、陥凹特徴部の側壁の下側部分には、陥凹特徴部の側壁の上側部分と比べて比較的多くの金属が成膜される。その結果、陥凹特徴部の底部は、金属で充填され得る。次に、ステップS304では、陥凹特徴部内の所定の深さまで、初期金属成膜が陥凹化され、陥凹化金属堆積物が得られる。その結果、陥凹部の側壁の上側部分および第1の層の上部表面において、初期の金属堆積物を除去することができる。残りの金属膜は、凹部の側壁の底部および下側部分を被覆し得る。ステップS305では、ライナ膜の未被覆部分が基板から除去され得る。ステップS306では、陥凹金属堆積物の上に、同じ金属材料が選択的に成膜され得る。金属材料の選択的成膜は、SAMを用いて、または用いずに実施することができ、さらに、洗浄ステップを有し、非選択的に成膜金属が除されてもよい。また、金属膜の上部表面の凹面は、選択的成膜時間を調整することにより、制御することができる。
図4A～4Fは、図3の例示的なプロセスにより形成された半導体デバイスの中間構造の断面図である。図4Aには、例示的な半導体デバイス400の断面図を示す。デバイス400は、第1の層401の下側に、パターン化された第1の層401および第2の層402を有し得る。第1の層401は、陥凹特徴部を有し、これは、第2の層402に延在し、底部407および2つの側壁409を定め得る。第2の層402は、シリコンのような任意の半導体材料で構成され、バルクシリコン材料であってもよい。第1の層401は、酸化ケイ素のような誘電体材料であってもよい。陥凹特徴部は、エッチングすべき領域を定めたエッチングマスクを用いた指向性エッチングにより、形成され得る。
次に、図4Bでは、デバイス400の未被覆表面に、ライナ膜404が共形的に成膜され、ライナ膜404は、第1の層401の上部表面401’、陥凹特徴部の底部407、および側壁409を被覆する。ライナ膜404は、核生成促進／接着のために使用され、材料のマイグレーションのバリアとして機能されてもよい。ライナ膜404は、窒化タンタル、窒化チタン、酸化ケイ素、窒化ケイ素、および酸窒化ケイ素のような、第1の層401とは異なる誘電体材料で構成することができ、原子層成膜法または化学気相成膜法のような、任意の技術により成膜することができる。
図4Cでは、金属膜405は、まず、ライナ膜404の上にある程度共形的に成膜され、陥凹特徴部の底部407を充填することができる。その結果、陥凹部の底部407および側壁409の下側部分に、比較的厚い堆積物が得られ、陥凹部の側壁409の上側部分および第1の層401の上部表面401’に、比較的薄い堆積物が得られる。例えば、金属膜405は、ルテニウムまたはコバルトであってもよく、化学気相成膜または原子層成膜法によって成膜することができる。
図4Dでは、金属膜405は、その後、陥凹化され、陥凹部の側壁409の上側部分、および第1の層401の上部表面401’での初期金属堆積物は、除去され得る。その結果、残留金属膜405は、陥凹部の側壁409の底部407、および下側部分を被覆することができる。また、残留金属膜405は、凹状の上部表面405’を有し得る。この例では、金属膜405の上部表面405’は、第2の層402の上部表面402’よりも低くすることができる。当然のことながら、金属膜405の上部表面405’は、特定の設計仕様を満たすように調整され得る。金属の除去は、ドライまたはウェットのエッチングプロセスにより実施され得る。例えば、エッチャントは、該エッチャントが金属層405のみをエッチングし、ライナ膜404をエッチングしないように選択することができる。例えば、エッチャントは、塩酸および硝酸を含む熱溶液であり、ルテニウムはエッチングするが、窒化ケイ素はエッチングしないものであってもよい。あるいは、酸素／塩素／アルゴン系の反応性イオンエッチングを用いて、ルテニウムを除去することができる。ライナ膜404が窒化チタンで形成される実施形態では、酸素／窒素系の反応性イオンエッチングにより、より良好な選択性が得られてもよい。
図4Eでは、ドライエッチングまたはウェットエッチングのような任意の技術により、ライナ膜404の未被覆部分が除去され得る。エッチャントがライナ膜404のみをエッチングし、金属層405または第1の層401をエッチングしないように、エッチャントを選択することができる。例えば、エッチャントは、熱濃縮オルトリン酸溶液であり、窒化ケイ素をエッチングするものの、ルテニウムまたは酸化ケイ素をエッチングしなくてもよい。ライナ膜404が窒化チタンで構成される前述の実施形態では、SC1ウェットエッチングを使用することができる。これは、水酸化アンモニウム、過酸化水素、および水の混合物である。ライナ膜404が窒化タンタルである別の実施形態では、これは、ルテニウムのドライエッチングの間（O2／Cl2／Ar）、部分的に生じ、これに引き続き、ウェットエッチングステップを実施し、任意の残留物を除去してもよい。
図4Fでは、図4Eにおける残留金属膜405の上に、同じ金属材料が選択的に成膜され、金属膜405の上部表面405’が平坦化され得る。ある実施態様では、金属成膜をブロックする自己組織化単分子膜（SAM）を用いて、金属材料の選択成膜が実施される。SAMは、第1の層401の未被覆部分に選択的に成膜され、SAMにより、金属核生成（図示されていない）が抑制または排除することができる。その後、金属成膜プロセスが実施され、残留金属膜405上に、同じ金属が選択的に成膜され得る。例えば、オクタデシルトリクロロシラン（ODTS） SAMが、窒化ケイ素または酸化物の上に選択的に成膜され、金属核生成が防止され得る。他の一般的な表面改質剤には、これに限られるものではないが、アルカンチオール（DDT：ドデカンチオールなど）、アルキルシラン（ODTS：オクタデシルトリクロロシランなど）、アルキルホスホン酸（ODPA：オクタデシルホスホン酸など）、フルオロカーボン（PFOTS：ペルフルオロオクチルトリクロロシランなど）、およびシラザン（HMDS：ヘキサメチルジシリザンおよびTMSDMA：トリメチルシランジメチルアミンなど）が含まれる。
図5A、5B、および5Cには、本開示の例示的な実施形態による、選択的成膜時間の関数としてのレールプロファイルを示す。図5Aには、図4Eと図4Fの間の中間状態に対応する、例示的なデバイス500の断面図を示す。デバイス500は、第1の層501と、該第1の層501内の陥凹部とを有し、該陥凹部は、底部507および2つの側壁509を定める。
また、デバイス500は、陥凹部の底部507および側壁509の一部を被覆するライナ膜504を有し得る。デバイス500は、さらに、ライナ膜504を被覆する金属膜505を有し得る。金属膜505は、第1の層501の上部表面501’の下側に、凹状の上部表面505’を有し得る。第1の層501は、酸化ケイ素であり、金属膜505は、ルテニウムまたはコバルトであってもよい。この実施例では、第1の層501は単一の層として示されているが、ある実施態様では、第1の層501は、図4Eおよび4Fと同様、シリコンの上の、酸化ケイ素で構成された2層構造とすることができる。
図5Bには、選択的成膜時間を増加させた後の図5Aにおけるデバイス500を示す。その結果、デバイス500は、図4Fと同様、平坦な上部表面505’を有し得る。
図5Cには、選択的成膜時間をさらに増加させた後の、図5Bにおけるデバイス500を示す。その結果、金属膜505の上部表面505’は、凸状に形成され得る。従って、金属膜505の上部表面505’の凹部は、選択的成膜時間を調整することにより、制御することができる。成膜時間が長くなるとともに、凹面は、平坦表面になり、その後、凸面に進展し得る。
図6A、6B、および6Cは、図3の例示的なプロセスにより形成された半導体デバイスの断面図である。図6Aには、例示的デバイス600の断面図を示す。デバイス600は、第1の層601と、該第1の層601内の陥凹部とを有し、該陥凹部は、底部607および2つの側壁609を定める。また、デバイス600は、第1の層601を共形的に被覆するライナ膜を有する（スケールのため視認されない）。デバイス600は、さらに、金属膜605を有し、これは、ライナ膜の上に幾分共形に成膜され、凹部の底部607を充填する。金属膜605は、陥凹部の側壁609の上側部分および第1の層601の上部表面601’よりも、陥凹部の底部607および側壁609の下側部分で、比較的厚い。例示の実施形態では、第1の層601は、酸化ケイ素であり、金属膜605は、ルテニウムである。この実施例では、第1の層601は、単一の層として示されているが、ある実施形態では、第1の層601は、図4Cと同様、シリコン上の酸化ケイ素で構成された2層構造であってもよい。
図6Bには、金属膜605を陥凹化させた後の図6Aにおけるデバイス600を示す。凹部の側壁609の上側部分、および第1の層601の上部表面601’における金属膜605は、除去される。その結果、残留金属膜605は、凹部の側壁609の底部607および下側部分を被覆する。また、残留金属膜605は、凹状の上部表面605’を有する。金属膜605の陥凹化は、RIEまたは湿式エッチングプロセスにより、達成され得る。例えば、エッチャントは、塩酸（HCl）および硝酸（HNO3）を含有する熱溶液であり、ルテニウムはエッチングされるが、窒化ケイ素または酸化ケイ素はエッチングされなくてもよい。あるいは、酸素／塩素／アルゴン系のRIEは、誘電体材料601に対する損傷をゼロまたは最小限にして、ルテニウムを除去してもよい。
図6Cには、ライナ膜の未被覆部分を除去し、残留金属膜605上に同じ金属を選択的に成膜した後の、図6Bにおけるデバイス600を示す。ライナ膜の未被覆部分は、ドライエッチングまたはウェットエッチング（図示されていない）のような、任意の技術により除去することができる。例えば、高温濃縮オルトリン酸は、窒化ケイ素をエッチングすることができるが、ルテニウムをエッチングしない。ライナ膜404が窒化チタンで構成される前述の実施形態では、SC1ウェットエッチングを使用することができる。これは、水酸化アンモニウム、過酸化水素、および水の混合物である。ライナ膜404が窒化タンタルである別の実施形態では、これは、ルテニウムのドライエッチング（O2／Cl2／Ar）中に部分的に生じ、引き続き、ウェットエッチングステップが実施され、任意の残留物が除去される。図4Fと同様、選択的成膜は、SAMを用いて、または用いずに、実施することができる。その結果、金属膜605の上部表面605’の凹部を低減することができる。また、金属膜605の上部表面605’の凹部は、選択的成膜時間を調整することにより、制御することができる。
別の実施形態では、金属材料の選択的成膜は、金属成膜を促進または誘導するSAMを用いて実施され得る。SAMは、金属層405の上部表面405’に選択的に成膜され、SAMは、金属成膜の前駆体（図示されていない）として機能し得る。その後、金属成膜プロセスが実施され、残留金属膜405の上に、同じ金属が選択的に成膜され得る。また、ある実施形態では、金属材料の選択的成膜は、SAMを使用せずに実施され得る。残留金属膜405に対して固有の選択性を有する、金属成膜プロセスを実施することができる。
ある金属材料は、選択的成膜の間、ある程度、意図しない表面上に非選択的に成膜され得ることが留意される（図示されていない）。従って、金属成膜の後に洗浄プロセスが実施され、第1の層401の未被覆部分に非選択的に成膜された金属が除去されてもよい。また、金属膜405の上部表面405’は、図4Fの例における第2の層402の上部表面402’と同じレベルにすることができる。金属膜405の上部表面405’は、特定の設計仕様を満たすように調整され得ることが理解される。
図7は、図7A～7Gに示されるプロセスに対応する、例示的な半導体デバイスを製造する別のプロセス700のフローチャートである。プロセス700は、ステップS701で始まり、パターン化された第1の層と、該第1の層の下側の第2の層とを有する基板が受容される。第1の層は、陥凹特徴部を有し、これは、第2の層に延在し、底部および2つの側壁を定め得る。ある実施形態では、基板は、第1の層と、該第1の層内の陥凹特徴部とを有し、該陥凹特徴部は、底部および2つの側壁を定める。第1の層の下側には、第2の層は設けられていない。次に、プロセス800は、ステップS702に進み、ここでは、基板の未被覆表面上に、ライナ膜が共形成膜される。基板は、陥凹特徴部の底部および側壁と、第1の層の上部表面とを有する。ステップS703で、陥凹特徴部に充填材料が充填され、次に、充填材料が所定の深さまで陥凹化され、その結果、残留充填材料は、ライナ膜の一部を被覆する。ステップS704では、ライナ膜の未被覆部分が基板から除去され、残留ライナ膜が、陥凹特徴部の底部および側壁の一部を覆う。ステップS705では、残留充填材料が除去され、未被覆の残留ライナ膜が残留する。ステップS706では、残留ライナ膜上に、同じ金属材料が選択的に成膜され得る。金属材料の選択的成膜は、SAMを用いて、または用いずに実施することができる。さらに、非選択的に成膜された金属を除去するための洗浄ステップを有してもよい。また、金属膜の上部表面の凹面は、選択的成膜時間を調整することにより制御することができる。
図8A～8Gは、図7の例示的なプロセスにより形成された半導体デバイスの中間構造の断面図である。図4A～4Fには、金属の陥凹化の後であり、選択的金属成膜の前に、ライナ膜が除去される場合のプロセスフローを示す。図8A～8Gの別の実施形態には、任意の金属成膜の前に、ライナ膜が除去され得るプロセスフローを示す。
図8Aには、図4Aにおけるデバイス400と同様の半導体デバイス800の断面図を示す。デバイス800は、パターン化された第1の層801と、該第1の層801の下側の第2の層802とを有し得る。第1の層801は、陥凹特徴部を有し、これは、第2の層802に延在し、底部807および2つの側壁809を定める。第2の層802は、シリコンのような任意の半導体材料で構成され得る。第1の層801は、酸化ケイ素のような誘電体材料であってもよい。陥凹特徴部は、エッチング領域が定められたエッチングマスクを用いた指向性エッチングにより形成され得る。
図8Bには、図4Bにおける装置400と同様の、ライナ成膜後の図8Aにおける装置800を示す。ライナ膜804は、デバイス800における未被覆表面に共形的に成膜され、ライナ膜804は、第1の層801の上部表面801’、陥凹特徴部の底部807、および側壁809を被覆する。ライナ膜804は、電気的絶縁を提供し、材料マイグレーションのバリアとして機能することができる。ライナ膜804は、窒化ケイ素のような誘電体材料で構成され、原子層成膜法または化学気相成膜法のような任意の技術により、成膜され得る。
図8Cには、図4Cに示されるものとは異なる、充填材料806を成膜した後の図8Bにおけるデバイス800を示す。この例では、充填材料806は、陥凹特徴部を完全に充填し、第1の層801の上部表面801’の上部に上部表面806’を有し得る。別の実施形態では、充填材料806は、陥凹特徴部を完全に充填し、第1の層801の上部表面801’と同じレベルに、上部表面806’を有し得る。ある実施形態では、充填材料806は、陥凹特徴部を部分的に充填し、第1の層801の上部表面801’の下側に、上部表面806’を有し得る。充填材料806は、ライナ膜804および第1の層801とは異なる任意の材料であってもよく、任意の技術により成膜され得る。例えば、充填材料806は、化学気相成膜法により成膜されたポリシリコンであり得る。また、化学機械平坦化プロセスを使用して、充填材料806の上部表面806’を平坦にすることができる。
図8Dには、充填材料806が所定の深さまで凹化された後の、図8Cにおけるデバイス800を示す。従って、残留充填材料806は、陥凹特徴部の底部807および側壁809の一部を被覆し得る。この例では、残留充填材料806の上部表面806’は、第2の層802の上部表面802’より上にある。ある実施形態では、残留充填材料806の上部表面806’は、第2の層802の上部表面802’と同じレベル、またはそれより低いレベルであってもよい。残留充填材料806の上部表面806’は、特定の設計仕様を満たすように調整され得ることが留意される。例えば、残留充填材料806の上部表面806’は、電力レールの所望の上部表面であってもよく、またはケイ素酸化物とシリコンとの間の界面であってもよい。また、充填材料806の陥凹化処理は、ドライエッチングまたはウェットエッチングのような任意の技術により達成され得る。充填材料806をエッチングするものの、ライナ膜804をエッチングしないような、エッチャントを選択することができる。例えば、エッチャントは、テトラメチルアンモニウム水酸化物を含有する溶液であり、これは、ポリシリコンをエッチングするものの、窒化ケイ素をエッチングしなくてもよい。充填材料806がスピンオンカーボンタイプの膜である実施形態では、O2／CO2／He系のドライエッチングを用いて、この材料が選択的にエッチングバックされ得る。
図8Eには、ライナ膜804の未被覆部分を除去した後の、図8Dにおけるデバイス800を示す。残留ライナ膜804は、陥凹特徴部の底部807および側壁809の一部を被覆し得る。ライナ膜804の未被覆部分の除去は、ウェットエッチングのような任意の技術により達成され得る。エッチャントには、ライナ膜804をエッチングするものの、第1の層801または充填材料806をエッチングしないような、エッチャントが選択され得る。例えば、エッチャントは、熱濃縮オルトリン酸溶液であり、窒化ケイ素をエッチングするものの、酸化ケイ素またはポリシリコンをエッチングしなくてもよい。
図8Fには、未被覆の残留ライナ膜804が残らないように、残留充填材料806が除去された後の図8Eにおけるデバイス800を示す。充填材料806の除去は、ウェットエッチングのような任意の技術により達成され得る。エッチャントには、充填材料806をエッチングするが、ライナ膜804または第1の層801をエッチングしないようなエッチャントが選択され得る。例えば、エッチャントは、テトラメチルアンモニウム水酸化物を含有する溶液であり、これは、ポリシリコンをエッチングするが、窒化ケイ素または酸化ケイ素をエッチングしない。
図8Gには、残留ライン膜804の上に金属を選択的に成膜した後の、図8Fにおけるデバイス800を示す。図4Fと同様、SAMを用いて、または用いずに、選択的成膜が実施され得る。その後、選択的成膜の後、洗浄プロセスが実施され、非選択性金属堆積物が除去される。従って、相違点に着目して、以下説明する。この例では、金属膜805の上部表面805’は、第2の層802の上部表面802’より上にあり得る。ある実施形態では、金属膜805の上部表面805’は、第2の層802の上部表面802’と同じレベル、またはそれよりも下低いレベルであり得る。金属膜805の上部表面805’は、特定の設計仕様を満たすように調整され得る。また、金属膜805の上部表面805’の凹面は、図6A、6B、および6Cに示すように、選択的成膜時間を調整することにより制御することができる。
本願に記載の各種実施形態では、関連する製造プロセスに対していくつかの利点が提供される。例えば、ボトムアップ金属化は、必要な金属凹化時間を大幅に短縮し、化学機械平坦化ステップの必要性を排除することができる。また、開示のプロセスでは、金属レールの上部のプロファイル制御が提供され、レールからレールの高さの変動を抑制することができる。
前述の記載では、処理システムの特定の幾何形状、ならびにそれに使用される各種構部材およびプロセスのような、特定の詳細について説明した。しかしながら、本願の技術は、これらの特定の詳細から逸脱した他の実施形態において実施されてもよく、そのような詳細は、説明目的用であって、限定的なものではないことが理解される必要がある。開示の実施形態は、添付図面を参照して記載される。同様に、説明の目的のため、特定の数、材料、および構成は、完全な理解を提供するために記載されている。しかしながら、実施形態は、そのような特定の細部を有さずに実施されてもよい。実質的に同じ機能的構成を有する部材は、同様の参照符号で表され、従って、任意の冗長な説明は、省略され得る。
複数の別個の動作として、各種技術が記載され、各種実施形態の理解が支援される。記載の順序は、これらの動作が順序に依存することを意味すると解してはならない。実際、これらの動作は、記載の順序で実施される必要はない。記載の動作は、記載の実施形態とは異なる順序で実施されてもよい。各種追加の動作が実施され、および／または記載の動作は、追加の実施形態において省略されてもよい。
本願に使用される「基板」または「対象基板」は、通常、本発明により処理される物体を表す。基板は、デバイス、特に半導体または他の電子デバイスの任意の材料部分または構造を含んでもよく、例えば、半導体ウェハ、レチクルのようなベース基板構造、または薄膜のようなベース基板構造の上もしくはその上方にある層であってもよい従って、基板は、任意の特定のベース構造、下地層または上部層、パターン化または非パターン化に限定されるものではなく、むしろ、任意のそのような層もしくはベース構造、ならびに層および／またはベース構造の任意の組み合わせを含むことが意図される。記載は、特定の種類の基板を参照し得るが、これは単なる例示目的に過ぎない。
また、前述の技術の動作には、本発明と同じ目的を満たしたまま、多くの変形がなされ得ることは、当業者には理解される。そのような変形は、本開示の範囲に網羅されることが意図される。従って、本発明の実施形態の前述の記載は、限定的なものではない。むしろ、本発明の実施形態に対する任意の制限は、以下の特許請求の範囲に提示される。

Claims (19)

  1. 金属化の方法であって、
    凹部が形成された基板を受容するステップであって、前記凹部は、底部および側壁を有する、ステップと、
    前記凹部の前記底部および側壁に、共形ライナを成膜するステップと、
    前記凹部の上側部分から、前記共形ライナを除去するステップであって、前記凹部の上側側壁が露出される一方で、前記凹部の下側部分に、前記凹部の前記底部および下側側壁を覆う前記共形ライナが残される、ステップと、
    前記凹部の前記下側部分に金属を選択的に成膜し、前記凹部の前記下側部分の前記共形ライナと、前記金属とを有する金属化特徴部を形成するステップと、
    を有し、
    前記金属を選択的に成膜するステップは、前記共形ライナの上にのみ自己組織化単分子を成膜するステップ、および前記自己組織化単分子上にのみ金属を成膜するステップを有し、前記自己組織化単分子は、金属核生成の前駆体である、方法。
  2. 前記共形ライナを除去するステップは、
    前記凹部の前記下側部分に、前記共形ライナを被覆する材料を成膜するステップと、
    前記凹部の前記下側部分において前記共形ライナを被覆する前記材料に対し、前記凹部の前記上側部分から、前記共形ライナを選択的にエッチングするステップと、
    を有する、請求項1に記載の方法。
  3. 前記材料を成膜するステップは、
    前記凹部の前記下側部分に、前記金属化特徴部の一部を形成する金属を成膜するステップ、または
    ブロック材料を成膜するステップであって、前記ブロック材料は、前記凹部の前記下側部分に、前記金属化特徴部の一部を形成しない、ステップ、
    を有する、請求項2に記載の方法。
  4. さらに、自己組織化単分子膜で、前記凹部の前記露出された上側側壁を表面処理し、前記露出された側壁に対する前記金属の選択的成膜を容易にするステップを有する、請求項1に記載の方法。
  5. 基板を処理する方法であって、
    陥凹特徴部を定めるパターン化された第1の層を有する基板を受容するステップであって、前記陥凹特徴部は、底部および側壁を定める、ステップと、
    前記基板上にライナ膜を成膜するステップであって、前記ライナ膜は、未被覆表面を共形的に覆う、ステップと、
    初期金属成膜プロセスを実施するステップであって、前記陥凹特徴部の側壁の上側部分に比べて、前記陥凹特徴部の前記側壁の下側部分に、比較的多くの金属が成膜される、ステップと、
    前記陥凹特徴部内の所定の深さまで、初期金属堆積物を陥凹化させることにより、陥凹化された金属堆積物を得るステップと、
    前記陥凹特徴部の前記底部および下側側壁を覆う前記ライナ膜の被覆部分を残したまま、前記基板から前記ライナ膜の未被覆部分を除去するステップと、
    前記基板の残りの部分に対し前記陥凹化された金属堆積物上にのみ前記金属を成膜する領域選択的成膜プロセスにより、前記陥凹化された金属堆積物上に前記金属を選択的に成膜するステップと、
    を有する、方法。
  6. 前記領域選択的成膜プロセスは、前記陥凹化された金属堆積物におけるギャップを充填する、請求項5に記載の方法。
  7. 前記領域選択的成膜プロセスは、断面プロファイルの凹面を低減させることにより、前記陥凹化された金属堆積物の前記断面プロファイルを変化させる、請求項5に記載の方法。
  8. 前記基板は、さらに、前記第1の層の下側に第2の層を有し、
    前記第1の層は、前記第2の層に延在する前記陥凹特徴部を有する、請求項5に記載の方法。
  9. 前記第1の層は、誘電体材料であり、
    前記第2の層は、半導体材料である、請求項8に記載の方法。
  10. 前記第1の層は、酸化ケイ素であり、
    前記第2の層は、シリコンである、請求項9に記載の方法。
  11. 前記領域選択的成膜プロセスは、
    前記第1の層の未被覆部分に直接、自己組織化単分子膜を成膜するステップであって、前記自己組織化単分子膜は、前記第1の層における金属核生成を抑制する、ステップと、
    金属成膜プロセスを実施するステップであって、前記金属は、前記陥凹化された金属堆積物上に選択的に成膜される、ステップと、
    を有する、請求項5に記載の方法。
  12. 前記領域選択的成膜プロセスは、
    前記陥凹化された金属堆積物上に直接、自己組織化単分子膜を成膜するステップであって、前記自己組織化単分子膜は、金属核生成の前駆体である、ステップと、
    金属成膜プロセスを実施するステップであって、前記金属は、前記陥凹化された金属堆積物上に選択的に成膜される、ステップと、
    を有する、請求項5に記載の方法。
  13. さらに、
    前記基板を洗浄して、前記第1の層の未被覆部分に非選択的に成膜された金属を除去するステップ
    を有する、請求項5に記載の方法。
  14. 基板を処理する方法であって、
    陥凹特徴部を定めるパターン化された第1の層を有する基板を受容するステップであって、前記陥凹特徴部は、底部および側壁を定める、ステップと、
    前記基板上にライナ膜を成膜するステップであって、前記ライナ膜は、未被覆表面を共形的に覆うステップと、
    前記陥凹特徴部に充填材料を充填し、前記充填材料を所定の深さまで陥凹化するステップであって、残留充填材料は、前記ライナ膜の一部を被覆する、ステップと、
    前記基板から前記ライナ膜の未被覆部分を除去するステップであって、残留ライナ膜は、前記陥凹特徴部の前記底部および側壁の一部を被覆する、ステップと、
    前記残留充填材料を除去し、前記残留ライナ膜を未被覆で残留させるステップと、
    前記基板の残りの部分に対し前記残留ライナ膜上にのみ金属を成膜する領域選択的成膜プロセスにより、前記残留ライナ膜の上に前記金属を選択的に成膜するステップと、
    を有する、方法。
  15. 前記基板は、さらに、前記第1の層の下側に第2の層を有し、
    前記第1の層は、前記第2の層に延在する前記陥凹特徴部を有する、請求項14に記載の方法。
  16. 前記第1の層は、誘電体材料であり、
    前記第2の層は、半導体材料である、請求項15に記載の方法。
  17. 前記第1の層は、酸化ケイ素であり、
    前記第2の層は、シリコンである、請求項16に記載の方法。
  18. 前記領域選択的成膜プロセスは、
    前記第1の層の未被覆部分に直接、自己組織化単分子膜を成膜するステップであって、前記自己組織化単分子膜は、前記第1の層における金属核生成を抑制する、ステップと、
    金属成膜プロセスを実施するステップであって、前記金属は、前記残留ライナ膜上に選択的に成膜される、ステップと、
    を有する、請求項14に記載の方法。
  19. さらに、
    前記基板を洗浄して、前記第1の層の未被覆部分に非選択的に成膜された金属を除去するステップ
    を有する、請求項14に記載の方法。
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