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KR100732309B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 고선택비(high selectivity)를 갖는 STI(shallow trench isolation)용 슬러리(slurry)를 이용한 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정에서 질화막을 연마장벽으로 사용하여 콘택플러그를 형성한 다음, 전면식각(etch back)공정을 실시하여 CMP공정에서 연마장벽으로 사용되는 질화막의 임계치수(critical dimension)를 확보함으로써 CMP공정 후 층간에 단차가 발생하는 것을 방지하여 잔류물에 의해 소자간에 쇼트(short)를 유발하는 것을 방지하고, 전체적으로 평탄화를 균일하게 하여 쓰루풋(throughput) 및 공정 수율을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
도 2a 는 종래기술에 따른 반도체소자의 제조방법으로 형성된 소자의 평면을 나타내는 사진.
도 2b 는 종래기술에 따른 반도체소자의 제조방법으로 형성된 소자의 단면을 나타내는 사진.
도 3a 및 도 3b 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.
도 4 는 본 발명에 따른 반도체소자의 제조방법에 의해 형성되는 소자의 사진.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 반도체기판 12, 32 : 워드라인
13, 33 : 마스크절연막패턴 14, 34 : 층간절연막
15 : 콘택홀 16, 35 : 콘택플러그용 도전층
17, 36 : 콘택플러그 19 : 잔류물(residue)
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게 고선택 슬러리를 이용한 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정과 전면식각공정을 실시하여 콘택 플러그를 형성하는 반도체소자의 제조방법에 관한 것이다.
집적회로의 발달은 단위 면적(㎠) 당 약 8백만 개의 트랜지스터를 포함할 수 있을 정도로 소자 밀도가 증가되었고, 이러한 고집적화를 위해 소자 간의 연결을 가능하게 하는 고수준의 금속배선은 필수적인 것이 되었다. 이러한 다층배선의 실현은 금속배선 사이에 삽입되는 유전체를 얼마나 효과적으로 평탄화 시키느냐에 달려 있다고 할 수 있다.
이러한 이유에서 정밀한 웨이퍼 평탄화 공정이 필요하고, 기계적 공정과 화학적인 제거를 하나의 방법으로 혼합한 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정이 개발되었다.
상기 CMP공정은 나노 세라믹 입자의 화학적 작용 및 패드(pad)에 가해지는 물질적인 외력이 복합화된 기계적 제거 가공 기술이다. 상기 CMP 공정은 초고집적 반도체 제조공정에 도입되어 사용되고 있으며, 층간절연막(interlayer dielectric) CMP와 STI(shallow trench isolation) CMP 및 금속(metal) CMP로 분류된다.
또한, CMP공정에서 웨이퍼의 가압으로 겔(gel) 상태의 아교질의 현탁액(colloidal suspension)으로 된 후 수평방향의 상대운동에 의해 가공물의 표 면과 슬러리 내의 미립자 응착, 박리 작용으로 원자, 분자 규모의 화학적 기계적 미소 제거 작용을 하는 CMP용 슬러리는 그 화학 성분, 미립자 종류, 크기, 함유량, 농도 및 pH의 특성에 따라 CMP효과에 영향을 미치고 있다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 반도체기판(11) 상부에 워드라인(12)과 마스크절연막패턴(13)의 적층구조를 형성한다. 이때, 상기 워드라인(12)의 측벽에는 절연을 위한 절연막 스페이서(도시안됨)가 형성되어 있고, 상기 마스크절연막패턴(13)과 절연막 스페이서는 실리콘 질화막으로 형성된다.
다음, 전체표면 상부에 층간절연막(14)을 형성한다. 상기 층간절연막(14)은 스텝커버리지가 우수한 BPSG(boron-doped phosphosilicate glass)막으로 형성된다.
그 다음, 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 층간절연막(14)을 식각하여 콘택홀(15)을 형성한다. (도 1a 참조)
다음, 전체표면 상부에 콘택플러그용 도전층(16)을 증착한다. 이때, 상기 콘택플러그용 도전층(16)은 다결정실리콘층으로 형성된다. (도 1b 참조)
그 다음, 상기 마스크절연막패턴(13)을 연마 장벽으로 사용하는 CMP공정으로 상기 콘택플러그용 도전층(16)과 층간절연막(14)을 제거하여 상기 콘택홀(15)을 매립하는 콘택플러그(17)를 형성한다. 이때, 상기 CMP공정 시 상기 층간절연막(14)과 마스크절연막패턴(13)에 대해 선택비가 낮은 슬러리(slurry)를 이용하기 때문에 각 층간에 연마 속도 차이로 인해 상기 마스크절연막패턴(13) 사이에 600 ∼ 700Å의 단차가 발생한다. 그리고, 단차가 낮은 층간절연막(14) 상에 CMP공정 후 발생한 잔류물(residue, 19)이 매립된다. (도 1c 참조)
도 2a 는 종래기술에 따른 반도체소자의 제조방법으로 형성된 소자의 평면을 나타내는 사진으로, 층간절연막(14) 상에 CMP공정 후 발생한 잔류물(19)을 확인할 수 있다. 또한, 상기 마스크절연막패턴(13)이 삼각형 형상으로 형성되어 임계치수가 확보되지 않음을 알 수 있다.
도 2b 는 종래기술에 따른 반도체소자의 제조방법으로 형성된 소자의 단면을 나타내는 사진으로서 CMP공정 후 층간절연막(14)이 마스크절연막패턴(13)보다 단차가 형성된 것을 알 수 있다.
상기와 같이 종래기술에 따른 반도체소자의 CMP방법은 단차가 낮게 형성된 층간절연막 상에 CMP공정 후 발생된 잔류물들이 매립되면서 비트라인 콘택 또는 저장전극 콘택 간에 쇼트(short)를 유발시키는 문제점이 있다. 이를 해결하기 위하여 종래에는 SiO2가 함유된 슬러리를 이용하여 마스크절연막패턴이 노출될때까지 1차 CMP공정을 실시하고, STI(shallow trench isolation)용 슬러리를 이용하여 2차 CMP공정을 실시하여 CMP공정 후 발생하는 단차를 완화시킬 수는 있지만 서로 다른 성분을 갖는 슬러리를 이용한 CMP공정으로 인해 또 다른 결함(defect)들을 발생시키거나 비용 및 쓰루풋(throughput) 측면에서 불리한 문제점이 있다. 또한, CMP공정 의 균일도가 낮기 때문에 마스크절연막패턴의 임계치수(critical dimension)가 확보되지 않는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 고 선택비를 갖는 슬러리를 이용한 1차례의 CMP공정으로 콘택플러그를 형성함으로써 CMP공정 후 단차가 발생하거나 결함이 발생하는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 마스크절연막패턴이 적층되어 있는 워드라인을 형성하는 공정과,
전체표면 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비되는 층간절연막을 형성하는 공정과,
전체표면 상부에 콘택플러그용 도전층을 형성하는 공정과,
상기 마스크절연막패턴을 연마장벽으로 상기 콘택플러그용 도전층 및 층간절연막을 화학적 기계적 연마공정으로 제거하여 상기 콘택홀을 매립시키는 콘택플러그를 형성하되, 상기 화학적 기계적 연마공정은 고선택비를 갖는 STI(shallow trench isolation)용 슬러리를 이용하여 실시하는 공정과,
상기 구조를 소정 두께 전면식각하여 상기 마스크절연막패턴의 임계치수를 확보하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.
도 3a 및 도 3b 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도이다.
먼저, 반도체기판(31) 상부에 워드라인(32)과 마스크절연막패턴(33)의 적층구조를 형성한다. 이때, 상기 마스크절연막패턴(33)은 800 ∼ 1200Å 두께의 질화막으로 형성된다.
다음, 도시되어 있지는 않지만 전체표면 상부에 LPCVD방법 또는 PECVD방법으로 질화막을 증착하고, 전면식각공정을 실시하여 워드라인(32)과 마스크절연막패턴(33)의 측벽에 절연막 스페이서를 형성한다.
그 다음, 전체표면 상부에 층간절연막(34)을 형성한다. 상기 층간절연막(34)은 스텝커버리지가 우수한 BPSG(boron-doped phosphosilicate glass)막으로 형성된다.
다음, 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 층간절연막(34)을 식각하여 콘택홀(도시안됨)을 형성한다.
그 다음, 전체표면 상부에 콘택플러그용 도전층(35)을 증착한다. 이때, 상기 콘택플러그용 도전층(35)은 다결정실리콘층을 이용하여 1800 ∼ 2000Å 두께로 형성된다. (도 3a 참조)
다음, 상기 마스크절연막패턴(33)을 연마장벽으로 사용하는 CMP공정으로 상기 콘택플러그용 도전층(35)과 층간절연막(34)을 제거하여 상기 콘택홀을 매립하는 콘택플러그(36)를 형성한다. 이때, 상기 CMP공정에서 사용되는 슬러리는 고선택비를 갖는 STI(shallow trench isolation)용 슬러리(slurry)가 사용된다.
상기 STI용 슬러리는 상기 층간절연막(34)과 마스크절연막패턴(33) 간에 5 : 1의 선택비를 갖고, 상기 층간절연막(34)과 콘택플러그용 도전층(35) 간에 2 : 1의 선택비를 갖으며 상기 콘택플러그용 도전층(35)과 마스크절연막패턴(33) 간에 2 : 1 의 선택비를 갖는다. 그리고, 상기 STI용 슬러리는 pH7 이하의 산성물질로서, 상기 STI용 슬러리에 포함되어 있는 연마제(abrasive)는 100㎚ ∼ 500㎚ 크기의 아교질 또는 훈증된(fumed) 형태를 갖고, 0.5 ∼ 30wt%의 농도로 조절하여 사용된다. 또한, 상기 STI용 슬러리에 포함되어 있는 연마제는 SiO2 CeO2 또는 Al2O 3가 사용되고, 상기 STI용 슬러리에 첨가되는 물질(additive)은 0 ∼ 3wt% 농도의 카르복실(carboxyl)기, 아미드(amide)기 또는 나이트릴기가 사용된다. 상기 CMP공정 후 상기 마스크절연막패턴(33)은 소량 제거되어 임계치수가 확보되지 않는다.
참고로, 도 4 는 본 발명에 따른 반도체소자의 제조방법에 의해 형성되는 소자의 사진으로, 고선택 슬러리를 이용하여 CMP공정을 실시한 후 결함이 거의 존재하지 않는 것을 확인할 수 있으나 마스크절연막패턴(33)의 CD가 확보되지 않음을 알 수 있다.
그 후, 상기 구조를 전면식각공정으로 소정 두께 제거하여 상기 마스크절연막패턴(33)의 임계치수를 확보한다. 상기 전면식각공정은 상기 층간절연막(34), 마 스크절연막패턴(33) 및 콘택플러그(36) 간의 식각선택비를 0 ∼ 2로 조절하여 실시한다. (도 3b 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 방법은, 고선택비를 갖는 STI용 슬러리를 이용한 CMP공정에서 질화막을 연마장벽으로 사용하여 콘택플러그를 형성한 다음, 전면식각공정을 실시하여 CMP공정에서 연마장벽으로 사용되는 질화막의 임계치수를 확보함으로써 CMP공정 후 층간에 단차가 발생하는 것을 방지하여 잔류물에 의해 소자간에 쇼트를 유발하는 것을 방지하고, 전체적으로 평탄화를 균일하게 하여 쓰루풋 및 공정 수율을 향상시키는 이점이 있다.

Claims (12)

  1. 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 워드라인을 형성하는 공정과,
    전체표면 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비되는 층간절연막을 형성하는 공정과,
    전체표면 상부에 콘택플러그용 도전층을 형성하는 공정과,
    상기 마스크절연막패턴을 연마장벽으로 상기 콘택플러그용 도전층 및 층간절연막을 화학적 기계적 연마공정으로 제거하여 상기 콘택홀을 매립시키는 콘택플러그를 형성하되, 상기 화학적 기계적 연마공정은 고선택비를 갖는 STI(shallow trench isolation)용 슬러리를 이용하여 실시하는 공정과,
    상기 구조를 소정 두께 전면식각하여 상기 마스크절연막패턴의 임계치수를 확보하는 공정을 포함하는 반도체소자의 평탄화 방법.
  2. 제 1 항에 있어서,
    상기 워드라인은 절연을 위하여 측벽에 절연막 스페이서가 구비되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 마스크절연막패턴은 800 ∼ 1200Å 두께의 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 층간절연막은 BPSG막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 콘택플러그용 도전층은 1800 ∼ 2000Å 두께의 다결정실리콘층으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 STI용 슬러리는 층간절연막과 마스크절연막패턴 간에 5 : 1의 선택비를 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 STI용 슬러리는 층간절연막과 콘택플러그용 도전층 간에 2 : 1의 선택비를 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 STI용 슬러리는 콘택플러그용 도전층과 마스크절연막패턴 간에 2 : 1 의 선택비를 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 STI용 슬러리에 포함되어 있는 연마제(abrasive)의 농도는 0.5 ∼ 30wt%인 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 STI용 슬러리에 포함되어 있는 연마제는 100㎚ ∼ 500㎚ 크기의 아교질 또는 훈증된(fumed) 형태인 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 STI용 슬러리에 포함되어 있는 연마제는 SiO2 CeO2 또는 Al2O3 가 사용되는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 전면식각공정은 상기 층간절연막, 마스크절연막패턴 및 콘택플러그 간의 식각선택비를 0 ∼ 2로 조절하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
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