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JP7383831B2 - 半導体記憶装置及びメモリシステム - Google Patents

半導体記憶装置及びメモリシステム Download PDF

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Description

実施形態は、概して半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
日本国特許第６１５８９６０号公報 米国特許第９４３１０７８号明細書 米国特許第９５６４１８５号明細書
メモリシステムにおいて高速通信を行うこと。
実施形態の半導体記憶装置は、第１ピンと、第１受信回路と、第１終端回路とを備える。第１ピンは第１信号及び第１信号よりも小さい振幅を有する第２信号を受信する。第１受信回路は、第１ピンに接続され、第１信号と第１電圧との比較に基づいて、第３信号を出力する。また、第１受信回路は、第２信号と第２電圧との比較に基づいて、第３信号よりも小さい振幅を有する第４信号を出力する。第１終端回路は、第１ピンに接続され、第１ピンが第１信号を受信する場合はディセーブル状態になり、第２信号を受信する場合はイネーブル状態になる。
図１は、第１実施形態に係るシステムを概略的に示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置２００の構成例を示すブロック図である。 図３は、第１実施形態のＮＡＮＤチップＡ２００Ａの機能ブロック、及び関連する要素を示す。 図４は、第１実施形態に係る半導体記憶装置２００の備えるメモリセルアレイ１０の回路構成の一例を示す。 図５は、第１実施形態に係るメモリコントローラ３００の構成例を示すブロック図である。 図６は、第１実施形態に係る半導体記憶装置２００における入出力回路１２の構成例を示すブロック図である。 図７は、第１実施形態に係る半導体記憶装置２００における終端回路２０３及び３０３の構成例を示す回路図である。 図８は、第１実施形態に係る終端回路２０３及び３０３によって終端したノードＤＱＯの電圧振幅を示す波形図である。 図９は、第１実施形態に係る半導体記憶装置２００における送信部３０２の構成例を示す回路図である。 図１０は、第１実施形態に係る半導体記憶装置２００における送信部２０２の構成例を示す回路図である。 図１１は、第１実施形態に係る半導体記憶装置２００における送信部の構成例を示す回路図である。 図１２は、第１実施形態に係る半導体記憶装置２００における送信部の構成例を示す回路図である。 図１３は、第１実施形態に係る半導体記憶装置２００における受信部３０１の構成例を示す回路図である。 図１４は、第１実施形態に係る半導体記憶装置２００における受信部２０１の構成例を示す回路図である。 図１５は、第１実施形態に係る受信部２０１における差動増幅回路２０１Ａの構成例を示す回路図である。 図１６は、第１実施形態に係る半導体記憶装置２００における受信部の構成例を示す回路図である。 図１７は、第１実施形態に係る半導体記憶装置２００における受信部２０１、ラッチ回路２０６、及び差動増幅回路２０７の構成例を示す回路図である。 図１８は、第１実施形態に係る半導体記憶装置２００及びメモリコントローラに３００おける信号ＤＱの終端方法を示す。 図１９は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。 図２０は、第１実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図２１は、第１実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図２２は、第１実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図２３は、第２実施形態に係る半導体記憶装置２００における送信部２０２＿Ｂの構成例を示す回路図である。 図２４は、第２実施形態に係る半導体記憶装置２００における受信部３０１＿Ｂの構成例を示す回路図である。 図２５は、第２実施形態に係る半導体記憶装置２００及びメモリコントローラに３００おける信号ＤＱの終端方法を示す。 図２６は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。 図２７は、第２実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図２８は、第３実施形態に係る半導体記憶装置２００における送信部３０２＿Ｃの構成例を示す回路図である。 図２９は、第３実施形態に係る半導体記憶装置２００における受信部２０１＿Ｃの構成例を示す回路図である。 図３０は、第３実施形態に係る半導体記憶装置２００及びメモリコントローラに３００おける信号ＤＱの終端方法を示す。 図３１は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。 図３２は、第３実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図３３は、第３実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図３４は、第３実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図３５は、第３実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図３６は、第４実施形態に係る半導体記憶装置２００及びメモリコントローラに３００おける信号ＤＱの終端方法を示す。 図３７は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。 図３８は、第４実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図３９は、第４実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図４０は、第４実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図４１は、第５実施形態に係る半導体記憶装置２００及びメモリコントローラに３００における信号ＤＱの終端方法を示す。 図４２は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。 図４３は、第５実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図４４は、第６実施形態に係る半導体記憶装置２００及びメモリコントローラに３００おける信号ＤＱの終端方法を示す。 図４５は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。 図４６は、第６実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図４７は、第６実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図４８は、第６実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。 図４９は、第６実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。
以下に実施形態が図面を参照して記述される。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。ある実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の記述において、略同一の機能及び構成を有する構成要素については、同一の符号が付される。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
［１－１］構成（構造）
以下、実施形態に係るメモリコントローラ３００及び半導体記憶装置２００について説明される。
［１－１－１］メモリシステムの構成
図１は、第１実施形態に係るシステムを概略的に示すブロック図である。図１に示されるように、メモリシステム１００は、例えばメモリコントローラ３００、及び半導体記憶装置２００を含む。メモリシステム１００は、ホストデバイス４００により制御される。メモリシステム１００は、例えば、ＳＳＤ（solid state drive）、ＵＳＢメモリ、ＳＤカードなどのメモリカードである。
半導体記憶装置２００は、１個に限定されるものではなく、２個以上であってもよい。半導体記憶装置２００は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体記憶装置２００は、メモリコントローラ３００によって制御される。
メモリコントローラ３００は、ホストデバイス４００からホストバスを介して要求信号を受け取る。ホストバスのタイプ及びホストバスを介して伝送される要求信号は、半導体記憶装置２００が適用されるアプリケーションに依存する。メモリシステム１００がＳＳＤである場合、ホストバスとして、ＳＡＳ（Serial Attached SCSI）、ＳＡＴＡ（Serial ATA）、ＰＣＩｅＴＭ（Programmable Communications Interface Express）が用いられる。メモリシステム１００がＵＳＢ（Universal Serial Bus）メモリである場合、ホストバスとしてＵＳＢが用いられる。メモリシステム１００がＭＭＣ（Multi-Media Card）の場合、ホストバスとしてｅＭＭＣ規格のインターフェイスが用いられる。メモリシステム１００がＳＤカードの場合、ホストバスとしてＳＤメモリ規格のインターフェイスが用いられる。
メモリコントローラ３００は、ホストデバイス４００から受信した要求信号に応じて、半導体記憶装置２００を制御する。そのために、メモリコントローラ３００は、ＮＡＮＤバスを介して半導体記憶装置２００と接続されている。ＮＡＮＤバスは、複数の制御信号及び８ビットの幅の入出力信号ＤＱを伝送する。制御信号は、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＷＰｎ、ＲＢｎ、ＤＱＳ、及びＤＱＳｎを含む。ＮＡＮＤバスは、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＷＰｎ、ＲＢｎ、ＤＱＳ、及びＤＱＳｎをそれぞれ伝送するための複数の配線を含む。信号の名称の後の記号「ｎ」は、記号「ｎ」を伴わない名称の信号の反転論理を示し、記号「ｎ」を伴う信号がローレベルの場合にアサートされていることを意味する。これらの信号の詳細については後述される。
メモリコントローラ３００は、ホストインターフェイス３５０、メモリインターフェイス３２０、ＲＯＭ（read only memory）３６０、ＣＰＵ（central processing unit）３７０、及びＲＡＭ（random access memory）３８０を含む。ＲＯＭ３６０に格納されていてＲＡＭ３８０上にロードされたファームウェア（プログラム）がＣＰＵ３７０によって実行されることによって、メモリコントローラ３００は種々の動作、及びホストインターフェイス３５０並びにメモリインターフェイス３２０の機能の一部を実行する。ファームウェアは、メモリコントローラ３００に、各実施形態として記述される動作を行わせることができるように構成されている。
ホストインターフェイス３５０は、ホストバスを介してホストデバイス４００と接続され、メモリコントローラ３００とホストデバイス４００との通信を司る。メモリインターフェイス３２０は、ＮＡＮＤバスを介して半導体記憶装置２００と接続され、メモリコントローラ３００と半導体記憶装置２００との通信を司る。
例えば、メモリコントローラ３００は、ホストデバイス４００から受けた要求信号に応じて、半導体記憶装置２００にデータを書き込む場合、データを、入出力信号ＤＱを伝送する配線を介して半導体記憶装置２００に供給する。また、メモリコントローラ３００は、ホストデバイス４００から受けた要求信号に対するホストデバイス４００へのレスポンスとして、半導体記憶装置２００に対してデータの読み出しを行う場合、半導体記憶装置２００から読み出されたデータを、入出力信号ＤＱを伝送する配線を介して受け取る。
図２は、第１実施形態に係る半導体記憶装置２００の構成例を示すブロック図である。図２に示されるように、半導体記憶装置２００は、例えばＩ／Ｆチップ２５０、ＮＡＮＤチップＡ２００Ａ、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄを含む。ＮＡＮＤチップは、４個に限定されるものではなく、４個より少なくても、４個以上であってもよい。ＮＡＮＤチップＡ２００Ａ、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄは、共通のデータバスＤＢに接続される。ＮＡＮＤチップは、必ずしも共通のデータバスにより接続される必要はなく、１つのデータバスＤＢに複数のＮＡＮＤチップが接続された構成であればよい。
信号ＣＥｎは、例えば信号ＣＥｎ１及び信号ＣＥｎ２の２個を含む。信号ＣＥｎは、２個に限定されるものではなく、２個より少なくても、２個以上であってもよい。信号ＲＢｎは、例えば信号ＲＢｎ１及び信号ＲＢｎ２の２個を含む。信号ＲＢｎは、２個に限定されるものではなく、２個より少なくても、２個以上であってもよい。
Ｉ／Ｆチップ２５０は、信号ＣＥｎ１及びＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＷＰｎ、ＤＱＳ、ＤＱＳｎ、並びにＤＱをメモリコントローラ３００から受信する。Ｉ／Ｆチップ２５０は、受信した信号ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＷＰｎ、ＤＱＳ、ＤＱＳｎ、並びにＤＱをＮＡＮＤチップＡ２００Ａ、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄに送信する。Ｉ／Ｆチップ２５０は、受信した信号ＣＥｎ１を、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂに送信する。Ｉ／Ｆチップ２５０は、受信した信号ＣＥｎ２を、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄに送信する。
ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂは、信号ＲＢｎ１を、メモリコントローラ３００に送信する。ＮＡＮＤチップＣ及びＮＡＮＤチップＤは、信号ＲＢｎ２を、メモリコントローラ３００に送信する。
アサートされている信号ＣＥｎ１は、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂをイネーブルにする。信号ＣＥｎ１とＮＡＮＤチップを選択するアドレスＡＤＤにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂのうちの一方が選択される。アサートされている信号ＣＥｎ２は、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄをイネーブルにする。信号ＣＥｎ２とＮＡＮＤチップを選択するアドレスＡＤＤにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄのうちの一方が選択される。ＮＡＮＤチップＡ２００Ａ、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄのうち、選択された１つにデータが書き込まれる。又は、ＮＡＮＤチップＡ２００Ａ、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄのうち、選択された１つからデータが読み出される。
ＮＡＮＤチップＡ２００Ａ、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄは、それぞれ後述する終端回路を含んでいる。メモリコントローラ３００とＮＡＮＤチップとの間の通信において、あるＮＡＮＤチップが選択された場合、選択されたＮＡＮＤチップの終端回路がイネーブルされてもよいし、非選択のＮＡＮＤチップの終端回路がイネーブルされてもよい。また、選択ＮＡＮＤチップの終端回路と非選択ＮＡＮＤチップの終端回路が共にイネーブルされてもよい。また、メモリコントローラ３００は、複数存在する非選択ＮＡＮＤチップの、どの非選択ＮＡＮＤチップの終端回路をイネーブルするかを選択することが可能である。選択ＮＡＮＤチップに対して、どのＮＡＮＤチップが有する終端回路をイネーブルとするかは、例えば事前に行われるテストにより信号特性が良好となる選択ＮＡＮＤチップと非選択ＮＡＮＤチップの組み合わせに基づいて定めることが出来る。
本明細書中において、“選択ＮＡＮＤチップ”とは、メモリコントローラ３００とＮＡＮＤチップとの間の通信において、メモリコントローラ３００と通信を行っているＮＡＮＤチップを指す。“非選択ＮＡＮＤチップ”とは、メモリコントローラ３００とＮＡＮＤチップとの間の通信において、メモリコントローラ３００と通信を行っていないＮＡＮＤチップを指す。
［１－１－２］ＮＡＮＤチップの構成
図３は、第１実施形態のＮＡＮＤチップＡ２００Ａの機能ブロック、及び関連する要素を示す。以下、ＮＡＮＤチップＡ２００Ａについて説明するが、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄも同じ構成を有する。また、図３では、Ｉ／Ｆチップ２５０は省略されている。しかしながら、以下の説明におけるＮＡＮＤチップとメモリコントローラ３００の間の通信は、Ｉ／Ｆチップ２５０を介して行われている。図３以降の図についても、Ｉ／Ｆチップ２５０は省略されている場合がある。
図２で述べられたように、ＮＡＮＤチップＡ２００Ａは、メモリコントローラ３００によって制御される。ＮＡＮＤチップＡ２００Ａは、メモリセルアレイ１１、入出力回路１２、シーケンサ（制御回路）１３、電位生成回路１４、ドライバ１５、ロウデコーダ１６、及びセンスアンプ１７等の要素を含む。
メモリセルアレイ１１は複数のメモリブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。メモリブロックは、以下、単にブロックと称される。各ブロックＢＬＫ中のデータは一括して消去される。１つのブロックＢＬＫより小さい単位（例えばブロックＢＬＫの半分）でデータが消去されてもよい。各ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）の集合である。各ストリングユニットＳＵは複数のＮＡＮＤストリング（ストリング）ＳＴＲ（ＳＴＲ０、ＳＴＲ１、…）の集合である。ストリングＳＴＲは、複数のメモリセルトランジスタＭＴを含む。
メモリセルアレイ１１はさらに、図示せぬ種々の配線を含む。そのような種々の配線は、ソース線ＣＥＬＳＲＣ、ワード線ＷＬ、及びビット線ＢＬを含む。
メモリコントローラ３００と入出力回路１２は、信号ＤＱ、ＤＱＳ、ＤＱＳｎを互いに送受信する。信号ＤＱは８ビットの信号であり、情報を伝送する。信号ＤＱは、情報としてコマンド（ＣＭＤ）、アドレス（ＡＤＤ）、書き込みデータ又は読み出しデータ（ＤＡＴ）、ステータスデータ（ＳＴＡ）等を伝送する。信号ＤＱＳ及びＤＱＳｎはデータストローブ信号であり、ＤＱが取り込まれるべきタイミングを示す。信号ＤＱＳｎは信号ＤＱＳのハイレベルとローレベルを反転させた信号である。
メモリコントローラ３００は、入出力回路１２へ、信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、及びＷＰｎを送信する。アサートされている信号ＣＥｎ１は、ＮＡＮＤチップＡ２００Ａをイネーブルにする。アサートされている信号ＣＬＥは、アサートされている信号ＣＬＥと並行して送信されている信号ＤＱがコマンドＣＭＤであることを入出力回路１２に通知する。アサートされている信号ＡＬＥは、アサートされている信号ＡＬＥと並行して送信されている信号ＤＱがアドレスＡＤＤであることを入出力回路１２に通知する。アサートされている信号ＷＥｎは、アサートされている信号ＷＥｎと並行して送信されている信号ＤＱを、入出力回路１２に取り込ませることを指示する。アサートされている信号ＲＥｎ及びＲＥは、入出力回路１２に、信号ＤＱを出力することを指示する。信号ＲＥは信号ＲＥｎのハイレベルとローレベルを反転させた信号である。アサートされている信号ＷＰｎは、アサートされている信号ＷＰｎを受け取っている間、データの書き込み及び消去の実行を禁止することを入出力回路１２に指示する。
メモリコントローラ３００は、入出力回路１２から、信号ＲＢｎ１を受信する。信号ＲＢｎ１は、ＮＡＮＤチップＡ２００Ａがレディー状態であるか、ビジー状態であるかを示す。ＲＢｎ１がハイレベルのとき、ＮＡＮＤチップＡ２００Ａはレディー状態である。ＮＡＮＤチップＡ２００Ａは、レディー状態においてメモリコントローラ３００からの命令を受け付ける。ＮＡＮＤチップＡ２００Ａは、ビジー状態においてメモリコントローラ３００からの命令を受け付けない。
シーケンサ１３は入出力回路１２からコマンドＣＭＤと、アドレスＡＤＤを受け取る。シーケンサ１３はコマンドＣＭＤ及びアドレスＡＤＤに基づいて、電位生成回路１４、ドライバ１５、ロウデコーダ１６、及びセンスアンプ１７を制御する。
電位生成回路１４はＮＡＮＤチップＡ２００Ａの外部から電源電位を受け、電源電位から種々の電位を生成する。生成された電位は、メモリセルアレイ１１、ドライバ１５、及びセンスアンプ１７等の要素に供給される。電位生成回路１４からメモリセルアレイ１１へ供給される電位は、例えば、ソース線ＣＥＬＳＲＣに印加される電位を含む。電位生成回路１４からドライバ１５へ供給される電位は、例えば、ドライバ１５を介してワード線ＷＬに印加される。電位生成回路１４からセンスアンプ１７へ供給される電位は、例えば、ビット線ＢＬに印加される。
ドライバ１５は電位生成回路１４から複数の電位を受け取る。受け取った電位は、シーケンサ１３からの制御信号に従い、ロウデコーダ１６に供給される。
ロウデコーダ１６は入出力回路１２からアドレスＡＤＤを受け取る。ロウデコーダ１６はドライバ１５から、ドライバ１５によって選択された種々の電位を受け取る。ロウデコーダ１６はシーケンサ１３から、アドレスＡＤＤを含む制御信号を受け取る。ロウデコーダ１６は受け取ったアドレスＡＤＤに基づいて１つのブロックＢＬＫを選択し、選択されたブロックＢＬＫにドライバ１５から受け取った電位を転送する。
センスアンプ１７はメモリセルアレイ１１に含まれるメモリセルトランジスタＭＴの状態をセンスし、センスされた状態に基づいて読出しデータＤＡＴを生成し、入出力回路１２に送信する。また、センスアンプ１７は入出力回路１２より受け取った書込みデータＤＡＴを、メモリセルトランジスタＭＴに送信する。センスアンプ１７は、電位生成回路１４からある電位を受け取り、書込みデータＤＡＴに基づいて選択されたビット線ＢＬに供給する。
［１－１－３］メモリシステムの回路構成
図４は、第１実施形態に係る半導体記憶装置２００の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。例えば、その他のブロックＢＬＫも、全て図４に示される要素及び接続から構成される。メモリセルアレイ１０内のブロックＢＬＫ数、１ブロックＢＬＫ内のストリングユニットＳＵ数は、任意の数に設定できる。以下の記述は、１ブロックＢＬＫが４つのストリングユニットＳＵ０～ＳＵ３を含む例に基づく。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳの集合である。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の組の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の組の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通に接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。
各ストリングユニットＳＵの１つのＮＡＮＤストリングＮＳが１つのビット線ＢＬに接続される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係るＮＡＮＤチップＡ２００Ａが備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
図５は、第１実施形態に係るメモリコントローラ３００の構成例を示すブロック図である。図５は、８ビット幅の入出力信号ＤＱのうちの１ビットを伝送する配線に関する構成のみを代表として示す。残りの７ビットをそれぞれ伝送する配線についても、図５に示される構成と同様の構成が設けられる。以下、８ビット幅の入出力信号のうち、図５に示される構成が扱う１ビットの信号を単に、信号ＤＱと称する。また、ＮＡＮＤバス中の配線のうち、ＤＱ信号を伝送する配線をＤＱ配線と称する。
以下の説明において、トランジスタの第１端はソース及びドレインの一方を示し、第２端はソース及びドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。
メモリコントローラ３００は、前述の通りホストデバイス４００から要求信号を受信する。メモリコントローラ３００は、受信部３０１、３０６、及び３０７、送信部３０２、３０９～３１１、及び３１４、終端回路３０３、３１２、及び３１３、イネーブル信号生成回路３０４、並びに参照電圧生成回路３０５を含む。
イネーブル信号生成回路３０４は、例えば、ＣＰＵ３７０によって実行されるプログラムに従ってＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ１を生成する。イネーブル信号生成回路３０４は、生成したＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ１を終端回路３０３及び参照電圧生成回路３０５に送信する。また、イネーブル信号生成回路３０４は、イネーブル信号ＯＵＴＥＮ１及びＯＵＴＥＮ２を生成する。イネーブル信号生成回路３０４は、生成したイネーブル信号ＯＵＴＥＮ１及びＯＵＴＥＮ２を送信部３０２に送信する。さらに、イネーブル信号生成回路３０４は、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２を生成する。イネーブル信号生成回路３０４は、生成したイネーブル信号ＩＮＥＮ１及びＩＮＥＮ２を受信部３０１に送信する。
参照電圧生成回路３０５は、受信した信号ＬＶＳＴＬ＿ＥＮ１に基づいて参照電圧ＶＲＥＦｑ１及びＶＲＥＦｑ２を生成する。参照電圧生成回路３０５は、ＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ１に応じて、複数種類の参照電圧ＶＲＥＦｑ１及びＶＲＥＦｑ２を自ら生成して供給してもよいし、外部から供給された複数種類の参照電圧ＶＲＥＦｑ１及びＶＲＥＦｑ２を選択して供給してもよい。参照電圧ＶＲＥＦｑ１及びＶＲＥＦｑ２の詳細は後述する。
受信部３０１は、参照電圧ＶＲＥＦｑ１及びＶＲＥＦｑ２を受け取る。受信部３０１は、ノードＤＱＯと接続されている。受信部３０１は、ノードＤＱＯを介して入出力回路１２（後述）から信号ＤＱを受信する。受信部３０１は、イネーブル信号生成回路３０４から、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２を受け取る。受信部３０１は、信号ＤＱの受信に関する動作を行う。受信部３０１は、例えば、受け取ったイネーブル信号ＩＮＥＮ１及びＩＮＥＮ２に基づいて、信号ＤＱのレベルを判断する。受信部３０１は、受信した信号ＤＱによって伝送される情報の種類に応じて、異なる動作をしても良い。受信部３０１は、受け取った信号ＤＱに基づく信号をメモリコントローラ３００中の図示せぬ別の要素へ出力する。受信部３０１の詳細は後述される。受信部３０６及び３０７は、それぞれ信号ＤＱＳ及びＤＱＳｎの受信に関する動作を行う。受信部３０６及び３０７は、受信部３０１と同様の構成及び機能であるため、説明は省略される。例えば、受信部３０６及び３０７とイネーブル信号生成回路３０４とを繋ぐ配線等、図５の配線の一部は省略されている。
終端回路３０３は、ノードＤＱＯと接続されている。終端回路３０３は、ノードＤＱＯを任意に終端できる。すなわち、終端回路３０３は、ノードＤＱＯを終端することも出来るし、終端しないことも出来る。終端回路３０３がノードＤＱＯを終端するか否かは、受信した信号ＤＱの種類によって選択されても良い。終端回路３０３は、イネーブル信号生成回路３０４から受信したＬＶＳＴイネーブル信号ＬＶＳＴＬ＿ＥＮ１を用いて終端を行う。終端回路３０３の詳細は後述される。終端回路３１２及び３１３は、それぞれノードＤＱＳＯ及びＤＱＳｎＯを任意に終端できる。終端回路３１２及び３１３は、終端回路３０３と同様の構成及び機能であるため、説明は省略される。例えば、終端回路３１２及び３１３とイネーブル信号生成回路３０４とを繋ぐ配線等、図５の配線の一部は省略されている。
送信部３０２は、メモリコントローラ３００中の図示せぬ別の要素から信号ＤＱとして伝送される信号を受け取る。送信部３０２は、イネーブル信号生成回路３０４から、イネーブル信号ＯＵＴＥＮ１及びＯＵＴＥＮ２を受け取る。送信部３０２は、受け取ったイネーブル信号ＯＵＴＥＮ１及びＯＵＴＥＮ２に基づいて、受信した信号ＤＱを出力する。送信部３０２は、ノードＤＱＯに接続される。送信部３０２は、ノードＤＱＯを介して信号ＤＱを入出力回路１２に送信する。送信部３０２は、信号ＤＱとして伝送される信号に基づいてノードＤＱＯの電圧を制御する。送信部３０２の詳細は後述される。送信部３０９～３１１、及び３１４は、それぞれ信号ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥを入出力回路１２に送信する。送信部３０９～３１１、及び３１４は、送信部３０２と同様の構成及び機能であるため、説明は省略される。例えば、送信部３０９～３１１、及び３１４とイネーブル信号生成回路３０４とを繋ぐ配線等、図５の配線の一部は省略されている。
信号ＤＱは、電圧の大きさを用いて信号を伝達する。また、メモリコントローラ３００は、生成した信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＷＰｎを、ＮＡＮＤバス中のこれらの信号を伝送するための配線を介して入出力回路１２に送信する。
図６は、第１実施形態に係る半導体記憶装置２００における入出力回路１２の構成例を示すブロック図である。図６は、図５と同様に８ビット幅の入出力信号ＤＱのうちの１ビットを伝送する配線に関する構成のみを代表として示す。残りの７ビットをそれぞれ伝送する配線についても、図６に示される構成と同様の構成が設けられる。
入出力回路１２は、受信部２０１、２１２～２１４、及び２２１、送信部２０２、２１５、及び２１６、終端回路２０３、２１８～２２０、及び２２２、イネーブル信号生成回路２０４、参照電圧生成回路２０５、ラッチ回路２０６、差動増幅回路２０７及び２２３、並びに入出力ピン２０８～２１１及び２２４を含む。
入出力ピン２０８は、ＤＱ配線と接続されている。入出力ピン２０８は、ノードＤＱＩと接続されている。入出力ピン２０９は、メモリコントローラ３００のデータストローブ信号ＤＱＳを伝送する配線と接続されている。入出力ピン２０９は、ノードＤＱＳＩと接続されている。入出力ピン２１０は、メモリコントローラ３００のデータストローブ信号ＤＱＳｎを伝送する配線と接続されている。入出力ピン２１０は、ノードＤＱＳｎＩと接続されている。入出力ピン２１１は、メモリコントローラ３００の信号ＲＥｎを受信する配線と接続されている。入出力ピン２１１は、ノードＲＥｎＩと接続されている。入出力ピン２２４は、メモリコントローラ３００の信号ＲＥを受信する配線と接続されている。入出力ピン２２４は、ノードＲＥＩと接続されている。
イネーブル信号生成回路２０４は、メモリコントローラ３００から受信した信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＷＰｎに応じて、ＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ２を生成する。イネーブル信号生成回路２０４は、生成したＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ２を終端回路２０３及び参照電圧生成回路２０５に供給する。また、イネーブル信号生成回路２０４は、イネーブル信号ＯＵＴＥＮ１及びＯＵＴＥＮ２を生成する。イネーブル信号生成回路２０４は、生成したイネーブル信号ＯＵＴＥＮ１及びＯＵＴＥＮ２を送信部２０２に送信する。さらに、イネーブル信号生成回路２０４は、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２を生成する。イネーブル信号生成回路２０４は、生成したイネーブル信号ＩＮＥＮ１及びＩＮＥＮ２を受信部２０１に送信する。
参照電圧生成回路２０５は、受信した信号ＬＶＳＴＬ＿ＥＮ２に基づいて参照電圧ＶＲＥＦｑ１及びＶＲＥＦｑ２を生成する。参照電圧生成回路２０５は、ＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ２に応じて、複数種類の参照電圧ＶＲＥＦｑ１及びＶＲＥＦｑ２を自ら生成して供給してもよいし、外部から供給された複数種類の参照電圧ＶＲＥＦｑ１及びＶＲＥＦｑ２を選択して供給してもよい。
受信部２０１は、参照電圧ＶＲＥＦｑ１及びＶＲＥＦｑ２を受け取る。受信部２０１は、ノードＤＱＩと接続されている。受信部２０１は、ノードＤＱＩから信号ＤＱを受信する。受信部２０１は、イネーブル信号生成回路２０４から、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２を受け取る。受信部２０１は、信号ＤＱの受信に関する動作を行う。受信部２０１は、例えば、受け取ったイネーブル信号ＩＮＥＮ１及びＩＮＥＮ２に基づいて、信号ＤＱのレベルを判断する。受信部２０１は、受信した信号ＤＱによって伝送される情報の種類に応じて、異なる動作をしても良い。受信部２０１は、受け取った信号ＤＱに基づく信号をラッチ回路２０６へ出力する。受信部２０１の詳細は後述される。受信部２１２～２１４、及び２２１は、それぞれ信号ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの受信に関する動作を行う。受信部２１２～２１４、及び２２１は、受信部２０１と同様の構成及び機能であるため、説明は省略される。例えば、受信部２１２～２１４、及び２２１とイネーブル信号生成回路２０４とを繋ぐ配線等、図６の配線の一部は省略されている。
終端回路２０３は、ノードＤＱＩと接続されている。終端回路２０３は、ノードＤＱＩを任意に終端できる。すなわち、終端回路２０３は、ノードＤＱＩを終端することもできるし、終端しないこともできる。終端回路２０３がノードＤＱＩを終端するか否かは、受信した信号ＤＱの種類によって選択されても良い。終端回路２０３は、イネーブル信号生成回路２０４から受信したＬＶＳＴイネーブル信号ＬＶＳＴＬ＿ＥＮ２を用いて終端を行う。終端回路２０３の詳細は後述される。終端回路２１８～２２０及び２２２は、それぞれノードＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩを任意に終端できる。終端回路２１８～２２０、及び２２２は、終端回路２０３と同様の構成及び機能であるため、説明は省略される。例えば、終端回路２１８～２２０、及び２２２とイネーブル信号生成回路２０４とを繋ぐ配線等、図６の配線の一部は省略されている。
ラッチ回路２０６は、受信部２０１から信号ＤＱに基づく信号を受信し、受信した信号ＤＱに基づく信号を保持する。ラッチ回路２０６は、送信部２０２に、メモリコントローラ３００に送信される信号ＤＱを送信する。ラッチ回路２０６の詳細は後述される。
送信部２０２は、ラッチ回路２０６から信号ＤＱとして送信される信号を受信する。送信部２０２は、イネーブル信号生成回路２０４から、イネーブル信号ＯＵＴＥＮ１及びＯＵＴＥＮ２を受け取る。送信部２０２は、受け取ったイネーブル信号ＯＵＴＥＮ１及びＯＵＴＥＮ２に基づいて、受信した信号ＤＱを出力する。送信部２０２は、ノードＤＱＩに接続される。送信部２０２は、ノードＤＱＩ及び入出力ピン２０８を介して信号ＤＱをメモリコントローラ３００に送信する。送信部２０２は、信号ＤＱとして伝送される信号に基づいてノードＤＱＩの電圧を制御する。送信部３０２の詳細は後述される。送信部２１５及び２１６は、それぞれ信号ＤＱＳ及びＤＱＳｎをメモリコントローラ３００に送信する。送信部２１５及び２１６は、送信部２０２と同様の構成及び機能であるため、説明は省略される。例えば、送信部２１５及び２１６とイネーブル信号生成回路２０４とを繋ぐ配線等、図６の配線の一部は省略されている。
差動増幅回路２０７は、受信部２１２及び２１３に接続されている。差動増幅回路２０７は、受信部２１２から信号ＤＱＳに基づく信号を受信する。差動増幅回路２０７は、受信部２１３から信号ＤＱＳｎに基づく信号を受信する。差動増幅回路２０７は、受信した信号ＤＱＳ及びＤＱＳｎを元に、ラッチ回路２０６を制御する。差動増幅回路２０７の詳細は後述される。
差動増幅回路２２３は、受信部２１４及び２２１に接続されている。差動増幅回路２２３は、受信部２１４から信号ＲＥｎに基づく信号を受信する。差動増幅回路２２３は、受信部２２１から信号ＲＥに基づく信号を受信する。差動増幅回路２２３は、受信した信号ＲＥｎ及びＲＥに基づいて、信号ＲＥｎｉ及びＲＥｉを生成する。差動増幅回路２２３は、生成した信号ＲＥｎｉ及びＲＥｉを、入出力回路１２中の図示せぬ別の要素へ出力する。
図７は、第１実施形態に係る半導体記憶装置２００における終端回路２０３及び３０３の構成例を示す回路図である。図８は、第１実施形態に係る終端回路２０３及び３０３によって終端したノードＤＱＯの電圧振幅を示す波形図である。図８を適宜引用し、図７について述べる。
図７は、図５及び６で述べられた終端回路２０３及び３０３の詳細な回路構造を示す。まず、終端回路３０３の回路構造について記述される。先述の通り、終端回路３０３は、ノードＤＱＯを任意に終端する。終端回路３０３は、抵抗３０３Ａ及びＮＭＯＳトランジスタ３０３Ｂを備える。抵抗３０３Ａの第１端はノードＤＱＯに電気的に接続される。抵抗３０３Ａの第２端はＮＭＯＳトランジスタ３０３Ｂの第１端に電気的に接続される。ＮＭＯＳトランジスタ３０３Ｂの第２端は、接地電圧ＶＳＳｑのノードに電気的に接続される。ＮＭＯＳトランジスタ３０３Ｂの制御端子には、イネーブル信号生成回路３０４からＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ１が供給される。
ＮＭＯＳトランジスタ３０３Ｂの制御端子にハイレベルのＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ１が供給されることにより、ＮＭＯＳトランジスタ３０３Ｂはオンする。ＮＭＯＳトランジスタ３０３Ｂの制御端子にローレベルのＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ１が供給されることにより、ＮＭＯＳトランジスタ３０３Ｂはオフする。
ＮＭＯＳトランジスタ３０３Ｂがオンしているとき、終端回路３０３は、ノードＤＱＯを終端する。また、ＮＭＯＳトランジスタ３０３Ｂがオフしているとき、終端回路３０３は、ノードＤＱＯを終端しない。このように、終端回路３０３は、ＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ１のレベルを調整することにより、信号ＤＱを終端するか否かを選択することができる。以下では、ＮＭＯＳトランジスタ３０３Ｂがオンしていて、終端回路３０３がノードＤＱＯを終端している状態のことは、「終端回路３０３がイネーブルしている」と表記される。同様に、ＮＭＯＳトランジスタ３０３Ｂがオフしていて、終端回路３０３がノードＤＱＯを終端していない状態のことは、「終端回路３０３がイネーブルしていない（ディセーブルしている）」と表記される。
終端回路３０３がイネーブルしているとき、ＮＭＯＳトランジスタ３０３Ｂのオン抵抗と抵抗３０３Ａとは、ノードＤＱＯが受信した信号ＤＱの電圧を降下させる。終端回路３０３がノードＤＱＯの電圧振幅に与える影響について、図８を用いて説明する。以下では、ノードＤＱＯが、ハイレベル（ＶＣＣｑ）又はローレベル（ＶＳＳｑ）の間で周期的に振動する電圧を受信した場合について考える。
終端回路３０３がイネーブルしていないとき、終端回路３０３は、ノードＤＱＯの抵抗値を調整しない。この場合、図８の実線で示されるように終端回路３０３は、ノードＤＱＯの信号ＤＱの電圧振幅を調整しない。従って、ノードＤＱＯは、受信部３０１に、電圧ＶＳＳｑ～電圧ＶＣＣｑの振幅を有する信号を供給する。
終端回路３０３がイネーブルしているとき、ＮＭＯＳトランジスタ３０３Ｂのオン抵抗と抵抗３０３Ａとは、ノードＤＱＯからの電圧ＶＣＣｑを電圧ＶＣＣｑ－αに引き下げる。すなわち、図８の破線で示されるように、終端回路３０３は、ＮＭＯＳトランジスタ３０３Ｂのオン抵抗と抵抗３０３Ａとの負荷抵抗により、ノードＤＱＯの電圧振幅を電圧ＶＳＳｑ～電圧ＶＣＣｑ－αに調整する。従って、ノードＤＱＯは、受信部３０１に、電圧ＶＳＳｑ～電圧ＶＣＣｑ－αの振幅を有する信号を供給する。
終端回路３０３がイネーブルしている場合とイネーブルしていない場合とで、信号ＤＱの最大値（すなわちハイレベル）の大きさが異なる。このため、終端回路３０３がイネーブルしている場合とイネーブルしていない場合とで、信号ＤＱのレベルを判断するための参照電圧ＶＲＥＦｑの大きさが変更される。より具体的には、図８に示されるように、参照電圧生成回路３０５は、終端回路３０３がイネーブルしていない場合、電圧ＶＳＳｑと電圧ＶＣＣｑとの間の参照電圧ＶＲＥＦｑ１を供給する。参照電圧ＶＲＥＦｑ１は、例えば、電圧ＶＳＳｑと電圧ＶＣＣｑとの中間値、すなわち（ＶＣＣｑ＋ＶＳＳｑ）／２である。一方、参照電圧生成回路３０５は、終端回路３０３がイネーブルしている場合、電圧ＶＳＳｑと電圧ＶＣＣｑ－αとの間の参照電圧ＶＲＥＦｑ２を供給する。例えば参照電圧ＶＲＥＦｑ２は、（ＶＣＣｑ＋ＶＳＳｑ）／２未満であり、参照電圧ＶＲＥＦｑ２が（ＶＣＣｑ＋ＶＳＳｑ）／２未満となる値は、（ＶＣＣｑ＋ＶＳＳｑ）／３等であり、本明細書においてはこの値で記述されるが、本発明を限定するものではない。
次に、再び図７を参照して、終端回路２０３の回路構造について記述される。先述の通り、終端回路２０３は、ノードＤＱＩを任意に終端する。終端回路２０３は、終端回路３０３と同様の構造及び機能を有する。終端回路２０３は、抵抗２０３Ａ及びＮＭＯＳトランジスタ２０３Ｂを備える。抵抗２０３Ａの第１端はノードＤＱＩに電気的に接続される。抵抗２０３Ａの第２端はＮＭＯＳトランジスタ２０３Ｂの第１端に電気的に接続される。ＮＭＯＳトランジスタ２０３Ｂの第２端は、接地電圧ＶＳＳｑのノードに電気的に接続される。ＮＭＯＳトランジスタ２０３Ｂの制御端子には、イネーブル信号生成回路２０４からＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ２が供給される。
ＮＭＯＳトランジスタ２０３Ｂの制御端子にハイレベルのＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ２が供給されることにより、ＮＭＯＳトランジスタ２０３Ｂはオンする。ＮＭＯＳトランジスタ２０３Ｂの制御端子にローレベルのＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ２が供給されることにより、ＮＭＯＳトランジスタ２０３Ｂはオフする。
ＮＭＯＳトランジスタ３０３Ｂがオンしているとき、終端回路２０３は、ノードＤＱＩを終端する。また、ＮＭＯＳトランジスタ２０３Ｂがオフしているとき、終端回路２０３は、ノードＤＱＩを終端しない。このように、終端回路２０３は、ＬＶＳＴＬイネーブル信号ＬＶＳＴＬ＿ＥＮ２のレベルを調整することにより、信号ＤＱを終端するか否かを選択することができる。以下では、終端回路３０３と同様に、ＮＭＯＳトランジスタ２０３Ｂがオンしていて、終端回路２０３がノードＤＱＩを終端している状態のことは、「終端回路２０３がイネーブルしている」と表記される。同様に、ＮＭＯＳトランジスタ２０３Ｂがオフしていて、終端回路２０３がノードＤＱＯを終端していない状態のことは、「終端回路２０３がイネーブルしていない（ディセーブルしている）」と表記される。
終端回路２０３は、終端回路３０３と同様に、ＮＭＯＳトランジスタ２０３Ｂのオン抵抗と抵抗２０３Ａとの負荷抵抗により、ノードＤＱＩの電圧振幅を電圧ＶＳＳｑ～電圧ＶＣＣｑ－αに調整する（図８の破線）。従って、ノードＤＱＩは、受信部２０１に、電圧ＶＳＳｑ～電圧ＶＣＣｑ－αの振幅を有する電圧を供給する。終端回路３０３と同様に、参照電圧生成回路２０５は、終端回路２０３がイネーブルしていない場合、参照電圧ＶＲＥＦｑ１（例えば、ＶＲＥＦｑ１＝（ＶＣＣｑ＋ＶＳＳｑ）／２））を供給する。一方、参照電圧生成回路２０５は、終端回路２０３がイネーブルしている場合、電圧ＶＳＳｑと電圧ＶＣＣｑ－αとの中間値である参照電圧ＶＲＥＦｑ２（ＶＲＥＦｑ２＜（ＶＣＣｑ＋ＶＳＳｑ）／２）を供給する。終端回路２１８～２２０、２２２、３１２、及び３１３は、終端回路２０３及び３０３と同様の構成及び機能であるため、説明は省略される。
図９は、第１実施形態に係る半導体記憶装置２００における送信部３０２の構成例を示す回路図である。図９は、図５で述べられた送信部３０２の詳細な回路構造を示す。先述の通り、送信部３０２は、信号ＤＱとして伝送される信号に基づいてノードＤＱＯの電圧を制御する。以下、送信部３０２によって信号ＤＱとして伝送される信号は、信号ＩＮ１と称される。
送信部３０２は、Ｌｅｇａｃｙ送信部３０２Ｘ及び、ＬＶＳＴＬ（low voltage swing terminated logic）送信部３０２Ｙを含む。送信部３０２は、受信した信号ＩＮ１の種類に基づいて、Ｌｅｇａｃｙ送信部３０２Ｘを使用して信号ＤＱを送信するか、ＬＶＳＴＬ送信部３０２Ｙを使用して信号ＤＱを送信するか、選択することができる。信号ＤＱの種類と、使用される送信部（Ｌｅｇａｃｙ送信部３０２Ｘ又はＬＶＳＴＬ送信部３０２Ｙ）の詳細については後述される。
Ｌｅｇａｃｙ送信部３０２Ｘを選択する場合、イネーブル信号生成回路３０４は、ハイレベルのイネーブル信号ＯＵＴＥＮ１及びローレベルのイネーブル信号ＯＵＴＥＮ２を、送信部３０２に送信する。また、ＬＶＳＴＬ送信部３０２Ｙを選択する場合、イネーブル信号生成回路３０４は、ローレベルのイネーブル信号ＯＵＴＥＮ１及びハイレベルのイネーブル信号ＯＵＴＥＮ２を、送信部３０２に送信する。
Ｌｅｇａｃｙ送信部３０２Ｘは、例えば、ＣＴＴ（center tapped termination）方式やＰＯＤ（pseudo open drain）方式による終端回路に対応した送信方式で、信号ＤＱを送信する。Ｌｅｇａｃｙ送信部３０２Ｘは、ＰＭＯＳトランジスタ３０２Ａ、ＮＭＯＳトランジスタ３０２Ｂ、否定論理積（ＮＡＮＤ）ゲート３０２Ｃ、インバータ３０２Ｄ、及び否定論理和（ＮＯＲ）ゲート３０２Ｅを備える。Ｌｅｇａｃｙ送信部３０２Ｘは、図９に示した論理回路構成に限定されない。同様の信号の論理が得られるものであれば、例示された論理ゲートに加えて（代えて）、論理積（ＡＮＤ）ゲート、否定論理積（ＮＡＮＤ）ゲート、論理和（ＯＲ）ゲート、否定論理和（ＮＯＲ）ゲート、排他的論理和（ＸＯＲ）ゲート、否定排他的論理和（ＸＮＯＲ）ゲート、インバータ等の論理回路を適宜組み合わせることによって実現してもよい。
ＰＭＯＳトランジスタ３０２Ａの第１端は、電源電圧ＶＣＣｑ（ハイレベル）のノードに電気的に接続される。電源電圧ＶＣＣｑは、信号ＩＮ１の振幅（又はハイレベル）の電圧よりも低い。ＰＭＯＳトランジスタ３０２Ａの第２端は、ノードＤＱＯに接続される。
ＮＭＯＳトランジスタ３０２Ｂの第１端は、ノードＤＱＯに接続される。ＮＭＯＳトランジスタ３０２Ｂの第２端は、接地電圧ＶＳＳｑのノードに電気的に接続される。
ＮＡＮＤゲートは、第１入力端、第２入力端、及び出力端を有する。ＮＡＮＤゲートは、第１入力端で受信される信号のレベルと、第２入力端で受信される信号のレベルの否定論理積を出力端から出力する。ＮＡＮＤゲート３０２Ｃの第１入力端は、イネーブル信号生成回路３０４から、イネーブル信号ＯＵＴＥＮ１を受信する。ＮＡＮＤゲート３０２Ｃの第２入力端は、メモリコントローラ３００中の図示せぬ別の要素から信号ＩＮ１を受信する。ＮＡＮＤゲート３０２Ｃの出力端は、ＰＭＯＳトランジスタ３０２Ａの制御端子に接続される。ＮＡＮＤゲート３０２Ｃは、第１入力端から受信した信号と、第２入力端から受信した信号の否定論理積を出力端からＰＭＯＳトランジスタ３０２Ａの制御端子に送信する。
インバータは、入力端及び出力端を有する。インバータは、入力端で受信される信号のレベルの論理反転を出力する。インバータ３０２Ｄの入力端は、イネーブル信号生成回路３０４から、イネーブル信号ＯＵＴＥＮ１を受信する。インバータ３０２Ｄは、受信した信号ＯＵＴＥＮ１の論理反転を出力端からＮＯＲゲート３０２Ｅの第１入力端に送信する。
ＮＯＲゲートは、第１入力端、第２入力端、及び出力端を有する。ＮＯＲゲートは、第１入力端で受信される信号のレベルと、第２入力端で受信される信号のレベルの否定論理和を出力端から出力する。ＮＯＲゲート３０２Ｅの第１入力端は、インバータ３０２Ｄの出力端に接続されている。ＮＯＲゲート３０２Ｅの第２入力端は、メモリコントローラ３００中の図示せぬ別の要素から信号ＩＮ１を受信する。ＮＯＲゲート３０２Ｅの出力端は、ＮＭＯＳトランジスタ３０２Ｂの制御端子に接続される。ＮＯＲゲート３０２Ｅは、第１入力端から受信した信号と、第２入力端から受信した信号の否定論理和を出力端からＮＭＯＳトランジスタ３０２Ｂの制御端子に送信する。
ＬＶＳＴＬ送信部３０２Ｙは、例えば、ＬＶＳＴＬ（low voltage swing terminated logic）方式による終端回路に対応した送信方式で、信号ＤＱを送信する。ＬＶＳＴＬ送信部３０２Ｙは、ＮＭＯＳトランジスタ３０２Ｆ及び３０２Ｇ、論理積（ＡＮＤ）ゲート３０２Ｈ、インバータ３０２Ｉ、及びＮＯＲゲート３０２Ｊを備える。ＬＶＳＴＬ送信部３０２Ｙは、同様の信号の論理が得られるものであれば、例えばＮＡＮＤゲート、インバータ等の論理回路等を更に有していてもよく、図９の構造に限定されない。
ＮＭＯＳトランジスタ３０２Ｆの第１端は、電源電圧ＶＣＣｑのノードに電気的に接続される。ＮＭＯＳトランジスタ３０２Ｆの第２端は、ノードＤＱＯに接続される。
ＮＭＯＳトランジスタ３０２Ｇの第１端は、ノードＤＱＯに接続される。ＮＭＯＳトランジスタ３０２Ｇの第２端は、接地電圧ＶＳＳｑのノードに電気的に接続される。
ＡＮＤゲートは、第１入力端、第２入力端、及び出力端を有する。ＡＮＤゲートは、第１入力端で受信される信号のレベルと、第２入力端で受信される信号のレベルの論理積を出力端から出力する。ＡＮＤゲート３０２Ｈの第１入力端は、イネーブル信号生成回路３０４から、イネーブル信号ＯＵＴＥＮ２を受信する。ＡＮＤゲート３０２Ｈの第２入力端は、メモリコントローラ３００中の図示せぬ別の要素から信号ＩＮ１を受信する。ＡＮＤゲート３０２Ｈの出力端は、ＮＭＯＳトランジスタ３０２Ｆの制御端子に接続される。ＡＮＤゲート３０２Ｈは、第１入力端から受信した信号と、第２入力端から受信した信号の論理積を出力端からＮＭＯＳトランジスタ３０２Ｆの制御端子に送信する。
インバータ３０２Ｉの入力端は、イネーブル信号生成回路３０４から、イネーブル信号ＯＵＴＥＮ２を受信する。インバータ３０２Ｉは、受信した信号ＯＵＴＥＮ２の論理反転を出力端からＮＯＲゲート３０２Ｊの第１入力端に送信する。
ＮＯＲゲート３０２Ｊの第１入力端は、インバータ３０２Ｉの出力端に接続されている。ＮＯＲゲート３０２Ｊの第２入力端は、メモリコントローラ３００中の図示せぬ別の要素から信号ＩＮ１を受信する。ＮＯＲゲート３０２Ｊの出力端は、ＮＭＯＳトランジスタ３０２Ｇの制御端子に接続される。ＮＯＲゲート３０２Ｊは、第１入力端から受信した信号と、第２入力端から受信した信号の否定論理和を出力端からＮＭＯＳトランジスタ３０２Ｇの制御端子に送信する。
このように送信部３０２は、信号ＤＱによって伝送される情報の種類に応じて、Ｌｅｇａｃｙ送信部３０２ＸとＬＶＳＴＬ送信部３０２ＹのどちらでＤＱ信号を生成するか切り替えを行う。切り替えを行うためには、イネーブル信号ＯＵＴＥＮ１及びＯＵＴＥＮ２のローレベルとハイレベルの調整を行っている。言い換えると、送信部３０２は、送信方法を２種類有しており、どの送信方法が選択されるかは、信号ＤＱの種類によって決定される。
また、以下では区別のために、イネーブル信号ＯＵＴＥＮ１に基づいて送信された信号ＤＱ（信号ＩＮ１からＬｅｇａｃｙ送信部３０２Ｘで生成された信号ＤＱ）は、信号Ｌｅｇａｃｙ＿ＩＮ１と称される。イネーブル信号ＯＵＴＥＮ２に基づいて送信された信号ＤＱ（信号ＩＮ１からＬＶＳＴＬ送信部３０２Ｙで生成された信号ＤＱ）は、信号ＬＶＳＴＬ＿ＩＮ１と称される。
ＬＶＳＴＬ送信部３０２Ｙが使用される場合、電圧ＶＣＣｑは、ＮＭＯＳトランジスタ３０２Ｆを介して転送されるため、転送される電圧は、ＮＭＯＳトランジスタ３０２Ｆの閾値電圧の分、電圧ＶＣＣｑより低い。このため、信号ＬＶＳＴＬ＿ＩＮ１の振幅は、信号Ｌｅｇａｃｙ＿ＩＮ１の振幅より小さい。すなわち、ＬＶＳＴＬ送信部３０２Ｙが使用されることにより、Ｌｅｇａｃｙ送信部３０２Ｘが使用される場合よりも小さい振幅の信号ＤＱが送信されることが可能である。
次に、送信部２０２の回路構造について記述される。図１０は、第１実施形態に係る半導体記憶装置２００における送信部２０２の構成例を示す回路図である。図１０は、図６で述べられた送信部２０２の詳細な回路構造を示す。先述の通り、送信部２０２は、信号ＤＱとして伝送される信号に基づいてノードＤＱＩの電圧を制御する。送信部２０２は、送信部３０２と同様の構造及び機能を有する。以下、送信部２０２に信号ＤＱとして伝送される信号は、信号ＩＮ２と称される。
送信部２０２は、Ｌｅｇａｃｙ送信部２０２Ｘ及び、ＬＶＳＴＬ送信部２０２Ｙを含む。送信部２０２は、受信した信号ＩＮ２の種類に基づいて、Ｌｅｇａｃｙ送信部２０２Ｘを使用して信号を送信するか、ＬＶＳＴＬ送信部２０２Ｙを使用して信号ＩＮ２を送信するか、選択することができる。信号ＤＱの種類と、使用される送信部（Ｌｅｇａｃｙ送信部２０２Ｘ又はＬＶＳＴＬ送信部２０２Ｙ）の詳細については後述される。
Ｌｅｇａｃｙ送信部２０２Ｘを選択する場合、イネーブル信号生成回路２０４は、ハイレベルのイネーブル信号ＯＵＴＥＮ１及びローレベルのイネーブル信号ＯＵＴＥＮ２を、送信部２０２に送信する。また、ＬＶＳＴＬ送信部２０２Ｙを選択する場合、イネーブル信号生成回路２０４は、ローレベルのイネーブル信号ＯＵＴＥＮ１及びハイレベルのイネーブル信号ＯＵＴＥＮ２を、送信部２０２に送信する。
Ｌｅｇａｃｙ送信部２０２Ｘは、ＰＭＯＳトランジスタ２０２Ａ、ＮＭＯＳトランジスタ２０２Ｂ、ＮＡＮＤゲート２０２Ｃ、インバータ２０２Ｄ、及びＮＯＲゲート２０２Ｅを備える。Ｌｅｇａｃｙ送信部２０２Ｘは、同様の信号の論理が得られるものであれば、例えばＮＡＮＤゲート、インバータ等の論理回路等を更に有していてもよく、図１０の構造に限定されない。
ＰＭＯＳトランジスタ２０２Ａの第１端は、電源電圧ＶＣＣｑのノードに電気的に接続される。ＰＭＯＳトランジスタ２０２Ａの第２端は、ノードＤＱＩに接続される。
ＮＭＯＳトランジスタ２０２Ｂの第１端は、ノードＤＱＩに接続される。ＮＭＯＳトランジスタ２０２Ｂの第２端は、接地電圧ＶＳＳｑのノードに電気的に接続される。
ＮＡＮＤゲート２０２Ｃの第１入力端は、イネーブル信号生成回路２０４から、イネーブル信号ＯＵＴＥＮ１を受信する。ＮＡＮＤゲート２０２Ｃの第２入力端は、ラッチ回路２０６から信号ＩＮ２を受信する。ＮＡＮＤゲート２０２Ｃの出力端は、ＰＭＯＳトランジスタ２０２Ａの制御端子に接続される。ＮＡＮＤゲート２０２Ｃは、第１入力端から受信した信号と、第２入力端から受信した信号の否定論理積を出力端からＰＭＯＳトランジスタ３０２Ａの制御端子に送信する。
インバータ２０２Ｄの入力端は、イネーブル信号生成回路２０４から、イネーブル信号ＯＵＴＥＮ１を受信する。インバータ２０２Ｄは、受信した信号ＯＵＴＥＮ１の論理反転を出力端からＮＯＲゲート２０２Ｅの第１入力端に送信する。
ＮＯＲゲート２０２Ｅの第１入力端は、インバータ２０２Ｄの出力端に接続されている。ＮＯＲゲート２０２Ｅの第２入力端は、ラッチ回路２０６から信号ＩＮ２を受信する。ＮＯＲゲート２０２Ｅの出力端は、ＮＭＯＳトランジスタ２０２Ｂの制御端子に接続される。ＮＯＲゲート２０２Ｅは、第１入力端から受信した信号と、第２入力端から受信した信号の否定論理和を出力端からＮＭＯＳトランジスタ２０２Ｂの制御端子に送信する。
ＬＶＳＴＬ送信部２０２Ｙは、ＮＭＯＳトランジスタ２０２Ｆ及び２０２Ｇ、ＡＮＤゲート２０２Ｈ、インバータ２０２Ｉ、及びＮＯＲゲート２０２Ｊを備える。ＬＶＳＴＬ送信部２０２Ｙは、同様の信号の論理が得られるものであれば、例えばＮＡＮＤゲート、インバータ等の論理回路等を更に有していてもよく、図１０の構造に限定されない。
ＮＭＯＳトランジスタ２０２Ｆの第１端は、電源電圧ＶＣＣｑのノードに電気的に接続される。ＮＭＯＳトランジスタ２０２Ｆの第２端は、ノードＤＱＩに接続される。
ＮＭＯＳトランジスタ２０２Ｇの第１端は、ノードＤＱＩに接続される。ＮＭＯＳトランジスタ２０２Ｇの第２端は、接地電圧ＶＳＳｑのノードに電気的に接続される。
ＡＮＤゲート２０２Ｈの第１入力端は、イネーブル信号生成回路２０４から、イネーブル信号ＯＵＴＥＮ２を受信する。ＡＮＤゲート２０２Ｈの第２入力端は、ラッチ回路２０６から信号ＩＮ２を受信する。ＡＮＤゲート２０２Ｈの出力端は、ＮＭＯＳトランジスタ２０２Ｆの制御端子に接続される。ＡＮＤゲート２０２Ｈは、第１入力端から受信した信号と、第２入力端から受信した信号の論理積を出力端からＮＭＯＳトランジスタ２０２Ｆの制御端子に送信する。
インバータ２０２Ｉの入力端は、イネーブル信号生成回路２０４から、イネーブル信号ＯＵＴＥＮ２を受信する。インバータ２０２Ｉは、受信した信号ＯＵＴＥＮ２の論理反転を出力端からＮＯＲゲート２０２Ｊの第１入力端に送信する。
ＮＯＲゲート２０２Ｊの第１入力端は、インバータ２０２Ｉの出力端に接続されている。ＮＯＲゲート２０２Ｊの第２入力端は、ラッチ回路２０６から信号ＩＮ２を受信する。ＮＯＲゲート２０２Ｊの出力端は、ＮＭＯＳトランジスタ２０２Ｇの制御端子に接続される。ＮＯＲゲート２０２Ｊは、第１入力端から受信した信号と、第２入力端から受信した信号の否定論理和を出力端からＮＭＯＳトランジスタ２０２Ｇの制御端子に送信する。
このように送信部２０２は、送信部３０２と同様に、信号ＤＱによって伝送される情報の種類に応じて、Ｌｅｇａｃｙ送信部２０２ＸとＬＶＳＴＬ送信部２０２ＹのどちらでＤＱ信号を生成するか切り替えを行う。切り替えを行うためには、イネーブル信号ＯＵＴＥＮ１及びＯＵＴＥＮ２のローレベルとハイレベルの調整を行っている。言い換えると、送信部２０２は、送信方法を２種類有しており、どの送信方法が選択されるかは、信号ＤＱの種類によって決定される。
また、以下では区別のために、イネーブル信号ＯＵＴＥＮ１に基づいて送信された信号ＤＱ（信号ＩＮ２からＬｅｇａｃｙ送信部２０２Ｘで生成された信号ＤＱ）は、信号Ｌｅｇａｃｙ＿ＩＮ２と称される。イネーブル信号ＯＵＴＥＮ２に基づいて送信された信号ＤＱ（信号ＩＮ２からＬＶＳＴＬ送信部２０２Ｙで生成された信号ＤＱ）は、信号ＬＶＳＴＬ＿ＩＮ２と称される。
ＬＶＳＴＬ送信部２０２Ｙが使用される場合、電圧ＶＣＣｑは、ＮＭＯＳトランジスタ２０２Ｆを介して転送されるため、転送される電圧は、ＮＭＯＳトランジスタ２０２Ｆの閾値電圧の分、電圧ＶＣＣｑより低い。このため、信号ＬＶＳＴＬ＿ＩＮ２の振幅は、信号Ｌｅｇａｃｙ＿ＩＮ２の振幅より小さい。すなわち、ＬＶＳＴＬ送信部２０２Ｙが使用されることにより、Ｌｅｇａｃｙ送信部２０２Ｘが使用される場合よりも小さい振幅の信号ＤＱが送信されることが可能である。送信部２１５、２１６、３０９～３１１、及び３１４は、送信部２０２及び３０２と同様の構成及び機能であるため、説明は省略される。ここで、Ｌｅｇａｃｙ＿Ｉｎ１及びＬＶＳＴＬ＿ＩＮ１と同様に、送信部３０９から送信され、受信部２１２が受信する信号は、信号Ｌｅｇａｃｙ＿ＤＱＳ１又はＬＶＳＴＬ＿ＤＱＳ１と称される。送信部２１５から送信され、受信部３０６が受信する信号は、信号Ｌｅｇａｃｙ＿ＤＱＳ２又はＬＶＳＴＬ＿ＤＱＳ２と称される。信号ＬＶＳＴＬ＿ＤＱＳ１及びＬＶＳＴＬ＿ＤＱＳ２は、それぞれ信号Ｌｅｇａｃｙ＿ＤＱＳ１及びＬｅｇａｃｙ＿ＤＱＳ２と比較して、小さい振幅を有する。
送信部３１４から送信され、受信部２２１が受信する信号は、信号Ｌｅｇａｃｙ＿ＲＥ１又はＬＶＳＴＬ＿ＲＥ１と称される。信号ＬＶＳＴＬ＿ＲＥ１は、信号Ｌｅｇａｃｙ＿ＲＥ１と比較して、小さい振幅を有する。
図９及び図１０に示された送信部３０２及び送信部２０２の回路図は、構成の一例である。そのため送信部３０２及び送信部２０２は、図９及び図１０で述べられたものと同様の機能を有するものであれば、回路構成はその他の構造を有していても良い。ここで、第１実施形態に係るメモリシステム１００における送信部が有する機能は、送信方法を２種類有すること、どの送信方法が選択されるかは信号ＤＱの種類によって決定されること、を含む。
図１１及び１２に、図９及び図１０の構成以外に適用されることが可能な構成についての具体例を記載する。図１１及び１２は、第１実施形態に係る半導体記憶装置２００における送信部の構成例を示す回路図である。図９で述べられたように、送信部２０２と、送信部３０２とは、同様の構造及び機能を有する。このため、以下では代表例として送信部２０２についてのみ記載する。
送信部２０２の構成の一例が図１１に示される。図１１に示される送信部２０２は、図１０の送信部２０２と区別するために、送信部１２０２と称される。以下では、送信部１２０２について、送信部２０２と異なる点について主に説明される。
送信部１２０２は、送信部２０２と同様に、送信方法を２種類有していて、受信した信号ＤＱの種類に基づいて、送信方法を選択する。送信方法の選択は、イネーブル信号ＯＵＴＥＮ１又はＯＵＴＥＮ２のレベルに基づく。ここで、信号ＯＵＴＥＮ１に基づいて送信部１２０２によって信号ＩＮ２から生成された信号ＤＱは、信号Ｌｅｇａｃｙ＿ＩＮ２と称される。信号ＯＵＴＥＮ２に基づいて送信部１２０２によって信号ＩＮ２から生成された信号ＤＱは、信号ＬＶＳＴＬ＿ＩＮ２と称される。
送信部１２０２は、送信部２０２の構造から、ＮＭＯＳトランジスタ２０２Ｂ、インバータ２０２Ｄ、及びＮＯＲゲート２０２Ｅを除いた構成を有する。除かれたＮＭＯＳトランジスタ２０２Ｂ、インバータ２０２Ｄ、及びＮＯＲゲート２０２Ｅの機能については、それぞれＮＭＯＳトランジスタ２０２Ｇ、インバータ２０２Ｉ、及びＮＯＲゲート２０２Ｊが補っている。
具体的には、送信部１２０２は、ＰＭＯＳトランジスタ１２０２Ａ、ＮＡＮＤゲート１２０２Ｃ、ＮＭＯＳトランジスタ１２０２Ｆ及び１２０２Ｇ、ＡＮＤゲート１２０２Ｈ、インバータ１２０２Ｉ、及びＮＯＲゲート１２０２Ｊを備える。送信部１２０２は、同様の信号の論理が得られるものであれば、例えばＮＡＮＤゲート、インバータ等の論理回路等を更に有していてもよく、図１１の構造に限定されない。送信部１２０２のＰＭＯＳトランジスタ１２０２Ａ、ＮＡＮＤゲート１２０２Ｃ、ＮＭＯＳトランジスタ１２０２Ｆ及び１２０２Ｇ、ＡＮＤゲート１２０２Ｈ、インバータ１２０２Ｉ、並びにＮＯＲゲート１２０２Ｊはそれぞれ、送信部２０２のＰＭＯＳトランジスタ２０２Ａ、ＮＡＮＤゲート２０２Ｃ、ＮＭＯＳトランジスタ２０２Ｆ及び２０２Ｇ、ＡＮＤゲート２０２Ｈ、インバータ２０２Ｉ、並びにＮＯＲゲート２０２Ｊと同様の構成及び機能を有する。
送信部１２０２は、信号ＬＶＳＴＬ＿ＩＮ２を送信する場合は、送信部２０２と同様に、ＮＭＯＳトランジスタ１２０２Ｆ及び１２０２Ｇ、ＡＮＤゲート１２０２Ｈ、インバータ１２０２Ｉ、及びＮＯＲゲート１２０２Ｊを使用する。これに対して、送信部１２０２は、信号Ｌｅｇａｃｙ＿ＩＮ２を送信する場合は、ＰＭＯＳトランジスタ１２０２Ａ、ＮＭＯＳトランジスタ１２０２Ｇ、ＮＡＮＤゲート１２０２Ｃ、インバータ１２０２Ｉ、及びＮＯＲゲート１２０２Ｊを使用する。すなわち、ＮＭＯＳトランジスタ１２０２Ｇ、インバータ１２０２Ｉ、及びＮＯＲゲート１２０２Ｊは、信号ＬＶＳＴＬ＿ＩＮ２を送信する場合だけでなく、信号Ｌｅｇａｃｙ＿ＩＮ２を送信する場合でも共通で使用される。
インバータ１２０２Ｉは、イネーブル信号生成回路２０４から、信号ＯＵＴＥＮ１だけで無く信号ＯＵＴＥＮ２も受信する。前述の通り、信号ＯＵＴＥＮ１がハイレベルであるとき、信号ＯＵＴＥＮ２はローレベルであり、信号ＯＵＴＥＮ１がローレベルであるとき、信号ＯＵＴＥＮ２はハイレベルである。信号ＯＵＴＥＮ１及び信号ＯＵＴＥＮ２が同時にハイレベルとなることは無い為、インバータ１２０２Ｉは、信号ＯＵＴＥＮ１及び信号ＯＵＴＥＮ２を両方受信することが出来る。すなわち、インバータ１２０２Ｉは、信号Ｌｅｇａｃｙ＿ＩＮ２を送信する場合と信号ＬＶＳＴＬ＿ＩＮ２を送信する場合の両方において、共通に使用することが可能である。
同様に、インバータ１２０２Ｉに接続されたＮＯＲゲート１２０２Ｊ及びＮＯＲゲート１２０２Ｊに接続されたＮＭＯＳトランジスタ１２０２Ｇについても、信号Ｌｅｇａｃｙ＿ＩＮ２を送信する場合と信号ＬＶＳＴＬ＿ＩＮ２を送信する場合の両方において、共通に使用することが可能である。
以上をまとめると、送信部２０２は、信号Ｌｅｇａｃｙ＿ＩＮ２を送信する場合はＬｅｇａｃｙ送信部２０２Ｘを使用し、信号ＬＶＳＴＬ＿ＩＮ２を送信する場合はＬＶＳＴＬ送信部２０２Ｙを使用するといったように、信号によって使用する構成要素を完全に分けていた。これに対して、送信部１２０２は、ＬＶＳＴＬ送信部２０２Ｙの構成要素を一部共通で使用することで、Ｌｅｇａｃｙ送信部２０２Ｘの構成要素を簡略化している。構成要素を一部除くことができるため、送信部１２０２は、送信部２０２よりも回路面積を縮小させることが可能である。
送信部２０２の構成の一例が図１２に示される。図１２に示される送信部２０２は、図１０の送信部２０２と区別するために、送信部２２０２と称される。以下では、送信部２２０２について、送信部２０２及び送信部１２０２と異なる点について主に説明される。
送信部２２０２は、送信部２０２と同様に、送信方法を２種類有していて、受信した信号ＤＱの種類に基づいて、送信方法を選択する。送信方法の選択は、イネーブル信号ＯＵＴＥＮ１又はＯＵＴＥＮ２のレベルに基づく。ここで、イネーブル信号ＯＵＴＥＮ１に基づいて送信部２２０２から送信された信号ＩＮ２は、信号Ｌｅｇａｃｙ＿ＩＮ２と称される。イネーブル信号ＯＵＴＥＮ２に基づいて送信部２２０２から送信された信号ＩＮ２は、信号ＬＶＳＴＬ＿ＩＮ２と称される。
送信部２２０２は、送信部１２０２の構造から、ＰＭＯＳトランジスタ１２０２Ａ及びＮＡＮＤゲート１２０２Ｃを除いた構成を有する。除かれたＰＭＯＳトランジスタ１２０２Ａ及びＮＡＮＤゲート１２０２Ｃの機能については、それぞれＮＭＯＳトランジスタ１２０２Ｆ及びＡＮＤゲート１２０２Ｈが補っている。
具体的には、送信部２２０２は、ＮＭＯＳトランジスタ２２０２Ｆ及び２２０２Ｇ、ＡＮＤゲート２２０２Ｈ、インバータ２２０２Ｉ、並びにＮＯＲゲート２２０２Ｊを備える。送信部２２０２は、同様の信号の論理が得られるものであれば、例えばＮＡＮＤゲート、インバータ等の論理回路等を更に有していてもよく、図１２の構造に限定されない。送信部２２０２のＮＭＯＳトランジスタ２２０２Ｆ及び２２０２Ｇ、ＡＮＤゲート２２０２Ｈ、インバータ２２０２Ｉ、並びにＮＯＲゲート２２０２Ｊはそれぞれ、送信部１２０２のＮＭＯＳトランジスタ１２０２Ｆ及び１２０２Ｇ、ＡＮＤゲート１２０２Ｈ、インバータ１２０２Ｉ、並びにＮＯＲゲート１２０２Ｊと同様の構成及び機能を有する。ただし、ＡＮＤゲート２２０２Ｈは、以下の点において、ＡＮＤゲート２０２Ｈと異なる。
すなわち、ＡＮＤゲート２２０２Ｈは、電圧ＶＣＣｑ及び電圧ＶＣＣｑ＋αのうちの動的に選択される方を受け取る。少なくとも、ＡＮＤゲート２２０２Ｈを構成するＭＯＳトランジスタのうちで、ＡＮＤゲート２２０２Ｈの出力端と第１端に接続されているとともに出力端の電圧を駆動するＰＭＯＳトランジスタの第２端が、電圧ＶＣＣｑ及び電圧ＶＣＣｑ＋αのうちの動的に選択される方を受け取る。以下、このＰＭＯＳトランジスタは、出力用ＰＭＯＳＦＥＴと称される。
出力用ＰＭＯＳＦＥＴが電圧ＶＣＣｑを受けているとともにオンしている場合、ＡＮＤゲート２２０２Ｈの出力は、電圧ＶＣＣｑに基づく電圧で駆動される。一方、出力用ＰＭＯＳＦＥＴが電圧ＶＣＣｑ＋αを受けているとともにオンしている場合、ＡＮＤゲート２２０２Ｈの出力は、電圧ＶＣＣｑ＋αに基づく電圧で駆動される。電圧ＶＣＣｑ＋αに基づく電圧は、電圧ＶＣＣｑに基づく電圧より高い。このため、電圧ＶＣＣｑ＋αが使用されているとともに出力用ＰＭＯＳＦＥＴがオンしている場合のＡＮＤゲート２２０２Ｈの出力（電圧ＶＣＣｑ＋αでのＨレベル）は、電圧ＶＣＣｑが使用されているとともに出力用ＰＭＯＳＦＥＴがオンしている場合のＡＮＤゲート２２０２Ｈの出力（電圧ＶＣＣｑでのＨレベル）より高い。よって、ＮＭＯＳトランジスタ２２０２Ｆは、ゲートにおいて、電圧ＶＣＣｑ＋αでのＨレベルを受け取っている場合、電圧ＶＣＣｑでのＨレベルを受け取っている場合よりも強くオンする。したがって、出力される信号の振幅は、電圧ＶＣＣｑ＋αが使用されている場合において、電圧ＶＣＣｑが使用されている場合より大きい。
送信部２２０２は、信号ＬＶＳＴＬ＿ＩＮ２を送信する場合は、送信部１２０２と同様に、ＮＭＯＳトランジスタ２２０２Ｆ及び２２０２Ｇ、ＡＮＤゲート２２０２Ｈ、インバータ２２０２Ｉ、及びＮＯＲゲート２２０２Ｊを使用する。ただし、これに加えて、ＡＮＤゲート２２０２Ｈに電圧ＶＣＣｑが供給される。これに対して、送信部２２０２は、信号Ｌｅｇａｃｙ＿ＩＮ２を送信する場合も、ＮＭＯＳトランジスタ２２０２Ｆ及び２２０２Ｇ、ＡＮＤゲート２２０２Ｈ、インバータ２２０２Ｉ、及びＮＯＲゲート２２０２Ｊを使用する。ただし、これに加えて、ＡＮＤゲート２２０２Ｈに電圧ＶＣＣｑ＋αが供給される。すなわち、送信部２２０２の構成要素は、信号ＬＶＳＴＬ＿ＩＮ２を送信する場合だけでなく、信号Ｌｅｇａｃｙ＿ＩＮ２を送信する場合でも共通で使用される。
ＡＮＤゲート２２０２Ｈは、イネーブル信号生成回路２０４から、信号ＯＵＴＥＮ１だけで無く信号ＯＵＴＥＮ２も受信する。前述の通り、信号ＯＵＴＥＮ１がハイレベルであるとき、信号ＯＵＴＥＮ２はローレベルであり、信号ＯＵＴＥＮ１がローレベルであるとき、信号ＯＵＴＥＮ２はハイレベルである。信号ＯＵＴＥＮ１及び信号ＯＵＴＥＮ２が同時にハイレベルとなることは無い為、インバータ２０２Ｉは、信号ＯＵＴＥＮ１及び信号ＯＵＴＥＮ２を両方受信することが出来る。すなわち、ＡＮＤゲート２２０２Ｈは、信号Ｌｅｇａｃｙ＿ＩＮ２を送信する場合と信号ＬＶＳＴＬ＿ＩＮ２を送信する場合の両方において、共通に使用することが可能である。
以上をまとめると、送信部２２０２は、ＬＶＳＴＬ送信部２０２Ｙの構成要素の全てを共通で使用することで、Ｌｅｇａｃｙ送信部２０２Ｘを無くしている。Ｌｅｇａｃｙ送信部２０２Ｘを除くことができるため、送信部２２０２は、送信部２０２及び送信部１２０２よりも回路面積を縮小させることが可能である。
図１３は、第１実施形態に係る半導体記憶装置２００における受信部３０１の構成例を示す回路図である。図１３は、図５で述べられた受信部３０１の詳細な回路構造を示す。先述の通り、受信部３０１は、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２に基づいて、信号ＤＱの受信に関する動作を行う。受信部３０１は、送信部２０２から送信された信号Ｌｅｇａｃｙ＿ＩＮ２又は信号ＬＶＳＴＬ＿ＩＮ２を受信する。送信部２０２が信号Ｌｅｇａｃｙ＿ＩＮ２を送信した場合、イネーブル信号生成回路３０４は、ハイレベルのイネーブル信号ＩＮＥＮ１及びローレベルのイネーブル信号ＩＮＥＮ２を、受信部３０１に送信する。また、送信部２０２が信号ＬＶＳＴＬ＿ＩＮ２を送信した場合、イネーブル信号生成回路３０４は、ローレベルのイネーブル信号ＩＮＥＮ１及びハイレベルのイネーブル信号ＩＮＥＮ２を、受信部３０１に送信する。
受信部３０１は、Ｌｅｇａｃｙ受信部３０１Ｘ、ＬＶＳＴＬ受信部３０１Ｙ、及びセレクタ３０１Ｃを含む。受信部３０１は、送信部２０２から受信した信号の種類に基づいて、Ｌｅｇａｃｙ受信部３０１Ｘを使用するか、ＬＶＳＴＬ受信部３０１Ｙを使用するか、選択することができる。具合的には、送信部２０２が信号Ｌｅｇａｃｙ＿ＩＮ２を送信したとき、受信部３０１は、Ｌｅｇａｃｙ受信部３０１Ｘを使用して信号Ｌｅｇａｃｙ＿ＩＮ２を受信する。また、送信部２０２が信号ＬＶＳＴＬ＿ＩＮ２を送信したとき、受信部３０１は、ＬＶＳＴＬ受信部３０１Ｙを使用して信号ＬＶＳＴＬ＿ＩＮ２を受信する。
Ｌｅｇａｃｙ受信部３０１Ｘは、差動増幅回路３０１Ａを備える。差動増幅回路３０１Ａは、第１入力端から信号Ｌｅｇａｃｙ＿ＩＮ２を受信する。差動増幅回路３０１Ａの第２入力端には、参照電圧ＶＲＥＦｑ１が印加される。差動増幅回路３０１Ａは、イネーブル信号生成回路３０４から、イネーブル信号ＩＮＥＮ１を受信する。イネーブル信号ＩＮＥＮ１がハイレベルであるとき、差動増幅回路３０１Ａはイネーブル状態となる。差動増幅回路３０１Ａは、受信した信号Ｌｅｇａｃｙ＿ＩＮ２と参照電圧ＶＲＥＦｑ１を差動増幅して信号Ｌｅｇａｃｙ＿ＯＵＴ２を生成する。差動増幅回路３０１Ａの出力端は、信号Ｌｅｇａｃｙ＿ＯＵＴ２をセレクタ３０１Ｃに送信する。差動増幅回路３０１Ａの詳細は後述される。
ＬＶＳＴＬ受信部３０１Ｙは、差動増幅回路３０１Ｂを備える。差動増幅回路３０１Ｂは、第１入力端から信号ＬＶＳＴＬ＿ＩＮ２を受信する。差動増幅回路３０１Ｂの第２入力端には、参照電圧ＶＲＥＦｑ２が印加される。差動増幅回路３０１Ｂは、イネーブル信号生成回路３０４から、イネーブル信号ＩＮＥＮ２を受信する。イネーブル信号ＩＮＥＮ２がハイレベルであるとき、差動増幅回路３０１Ｂはイネーブル状態となる。差動増幅回路３０１Ｂは、受信した信号ＬＶＳＴＬ＿ＩＮ２と参照電圧ＶＲＥＦｑ２を差動増幅して信号ＬＶＳＴＬ＿ＯＵＴ２を生成する。差動増幅回路３０１Ｂの出力端は、信号ＬＶＳＴＬ＿ＯＵＴ２をセレクタ３０１Ｃに送信する。差動増幅回路３０１Ｂの詳細は後述される。
セレクタ３０１Ｃは、信号Ｌｅｇａｃｙ＿ＯＵＴ２と信号ＬＶＳＴＬ＿ＯＵＴ２とを受信する。セレクタ３０１Ｃは、イネーブル信号生成回路３０４から、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２を受信する。セレクタ３０１Ｃは、イネーブル信号ＩＮＥＮ１がハイレベルであるとき、受信した信号Ｌｅｇａｃｙ＿ＯＵＴ２をメモリコントローラ３００中の別の要素へ出力する。セレクタ３０１Ｃは、イネーブル信号ＩＮＥＮ２がハイレベルであるとき、受信した信号ＬＶＳＴＬ＿ＯＵＴ２をメモリコントローラ３００中の別の要素へ出力する。
このように受信部３０１は、送信部２０２が送信した信号ＤＱの種類に応じて、Ｌｅｇａｃｙ受信部３０１ＸとＬＶＳＴＬ受信部３０１ＹのどちらでＤＱ信号を生成するか切り替えを行う。切り替えを行うためには、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２のローレベルとハイレベルの調整を行っている。言い換えると、受信部３０１は、受信方法を２種類有しており、どの受信方法が選択されるかは、信号ＤＱの種類によって決定される。
ＬＶＳＴＬ受信部３０１Ｙが使用される場合の出力信号ＬＶＳＴＬ＿ＯＵＴ２は、信号ＬＶＳＴＬ＿ＩＮ２に基づく信号であるため、Ｌｅｇａｃｙ受信部３０１Ｘが使用される場合の出力信号Ｌｅｇａｃｙ＿ＯＵＴ２（信号Ｌｅｇａｃｙ＿ＩＮ２に基づく信号）よりも小さい振幅を有する。
次に、受信部２０１の回路構造について記述される。図１４は、第１実施形態に係る半導体記憶装置２００における受信部２０１の構成例を示す回路図である。図１４は、図５で述べられた受信部２０１の詳細な回路構造を示す。先述の通り、受信部２０１は、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２に基づいて、信号ＤＱの受信に関する動作を行う。受信部２０１は、受信部３０１と同様の構造及び機能を有する。
受信部２０１は、送信部３０２から送信された信号Ｌｅｇａｃｙ＿ＩＮ１又は信号ＬＶＳＴＬ＿ＩＮ１を受信する。送信部３０２が信号Ｌｅｇａｃｙ＿ＩＮ１を送信した場合、イネーブル信号生成回路２０４は、ハイレベルのイネーブル信号ＩＮＥＮ１及びローレベルのイネーブル信号ＩＮＥＮ２を、受信部２０１に送信する。また、送信部３０２が信号ＬＶＳＴＬ＿ＩＮ１を送信した場合、イネーブル信号生成回路２０４は、ローレベルのイネーブル信号ＩＮＥＮ１及びハイレベルのイネーブル信号ＩＮＥＮ２を、受信部２０１に送信する。
受信部２０１は、Ｌｅｇａｃｙ受信部２０１Ｘ、ＬＶＳＴＬ受信部２０１Ｙ、及びセレクタ２０１Ｃを含む。受信部２０１は、送信部３０２から受信した信号の種類に基づいて、Ｌｅｇａｃｙ受信部２０１Ｘを使用するか、ＬＶＳＴＬ受信部２０１Ｙを使用するか、選択することができる。具合的には、送信部３０２が信号Ｌｅｇａｃｙ＿ＩＮ１を送信したとき、受信部２０１は、Ｌｅｇａｃｙ受信部２０１Ｘを使用して信号Ｌｅｇａｃｙ＿ＩＮ１を受信する。また、送信部３０２が信号ＬＶＳＴＬ＿ＩＮ１を送信したとき、受信部２０１は、ＬＶＳＴＬ受信部２０１Ｙを使用して信号ＬＶＳＴＬ＿ＩＮ１を受信する。
Ｌｅｇａｃｙ受信部２０１Ｘは、差動増幅回路２０１Ａを備える。差動増幅回路２０１Ａは、第１入力端から信号Ｌｅｇａｃｙ＿ＩＮ１を受信する。差動増幅回路２０１Ａの第２入力端には、参照電圧ＶＲＥＦｑ１が印加される。差動増幅回路２０１Ａは、イネーブル信号生成回路２０４から、イネーブル信号ＩＮＥＮ１を受信する。イネーブル信号ＩＮＥＮ１がハイレベルであるとき、差動増幅回路２０１Ａはイネーブル状態となる。差動増幅回路２０１Ａは、受信した信号Ｌｅｇａｃｙ＿ＩＮ１と参照電圧ＶＲＥＦｑ１を差動増幅して信号Ｌｅｇａｃｙ＿ＯＵＴ１を生成する。差動増幅回路２０１Ａの出力端は、信号Ｌｅｇａｃｙ＿ＯＵＴ１をセレクタ２０１Ｃに送信する。差動増幅回路２０１Ａの詳細は後述する。
ＬＶＳＴＬ受信部２０１Ｙは、差動増幅回路２０１Ｂを備える。差動増幅回路２０１Ｂは、第１入力端から信号ＬＶＳＴＬ＿ＩＮ１を受信する。差動増幅回路２０１Ｂの第２入力端には、参照電圧ＶＲＥＦｑ２が印加される。差動増幅回路２０１Ｂは、イネーブル信号生成回路２０４から、イネーブル信号ＩＮＥＮ２を受信する。イネーブル信号ＩＮＥＮ２がハイレベルであるとき、差動増幅回路２０１Ｂはイネーブル状態となる。差動増幅回路２０１Ｂは、受信した信号ＬＶＳＴＬ＿ＩＮ１と参照電圧ＶＲＥＦｑ２を差動増幅して信号ＬＶＳＴＬ＿ＯＵＴ１を生成する。差動増幅回路２０１Ｂの出力端は、信号ＬＶＳＴＬ＿ＯＵＴ１をセレクタ２０１Ｃに送信する。差動増幅回路２０１Ｂの詳細は後述する。
セレクタ２０１Ｃは、信号Ｌｅｇａｃｙ＿ＯＵＴ１と信号ＬＶＳＴＬ＿ＯＵＴ１とを受信する。セレクタ２０１Ｃは、イネーブル信号生成回路２０４から、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２を受信する。セレクタ２０１Ｃは、イネーブル信号ＩＮＥＮ１がハイレベルであるとき、受信した信号Ｌｅｇａｃｙ＿ＯＵＴ１をラッチ回路２０６へ出力する。セレクタ２０１Ｃは、イネーブル信号ＩＮＥＮ２がハイレベルであるとき、受信した信号ＬＶＳＴＬ＿ＯＵＴ１をラッチ回路２０６へ出力する。
このように受信部２０１は、送信部３０２が送信した信号ＤＱの種類に応じて、Ｌｅｇａｃｙ受信部２０１ＸとＬＶＳＴＬ受信部２０１ＹのどちらでＤＱ信号を受信するか切り替えを行う。切り替えを行うためには、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２のローレベルとハイレベルの調整を行っている。言い換えると、受信部２０１は、受信方法を２種類有しており、どの受信方法が選択されるかは、信号ＤＱの種類によって決定される。
ＬＶＳＴＬ受信部２０１Ｙが使用される場合の出力信号ＬＶＳＴＬ＿ＯＵＴ１は、信号ＬＶＳＴＬ＿ＩＮ１に基づく信号であるため、Ｌｅｇａｃｙ受信部２０１Ｘが使用される場合の出力信号Ｌｅｇａｃｙ＿ＯＵＴ１（信号Ｌｅｇａｃｙ＿ＩＮ１に基づく信号）よりも小さい振幅を有する。受信部２１２～２１４、２２１、３０６、及び３０７は、受信部２０１及び３０１と同様の構成及び機能であるため、説明は省略される。
図１４に示された受信部３０１及び受信部２０１の回路図は、構成の一例である。そのため受信部３０１及び受信部２０１は、図１４で述べられたものと同様の機能を有するものであれば、回路構成はその他の構造を有していても良い。ここで、第１実施形態に係る半導体記憶装置２００における受信部が有する機能は、受信方法を２種類有すること、どの受信方法が選択されるかは信号ＤＱの種類によって決定されること、を含む。
図１５は、第１実施形態に係る受信部２０１における差動増幅回路２０１Ａの構成例を示す回路図である。図１５は、図１４で述べられた差動増幅回路２０１Ａの詳細な回路構造を示す。図１３で述べられた差動増幅回路３０１Ａ及び３０１Ｂ、並びに図１４で述べられた差動増幅回路２０１Ｂは全て、差動増幅回路２０１Ａと同様の構造及び機能を有する。このため、以下では代表例として差動増幅回路２０１Ａについてのみ記載する。
先述の通り、差動増幅回路２０１Ａは、イネーブル信号ＩＮＥＮ１に基づいて、信号Ｌｅｇａｃｙ＿ＩＮ１と参照電圧ＶＲＥＦｑ１とを差動増幅して、信号Ｌｅｇａｃｙ＿ＯＵＴ１として出力する。差動増幅回路２０１Ａは、ＰＭＯＳトランジスタ２０１ａ、２０１ｂ、２０１ｃ、及び２０１ｄ、ＮＭＯＳトランジスタ２０１ｅ、２０１ｆ、及び２０１ｇ、並びにインバータ回路群２０１ｈを備える。差動増幅回路２０１Ａは、同様の信号の論理が得られるのであれば、ＮＡＮＤゲート、インバータ等の論理回路等を更に有していてもよい。
ＰＭＯＳトランジスタ２０１ａ及び２０１ｂの第１端は、電源電圧ＶＣＣｑのノードに電気的に接続される。ＰＭＯＳトランジスタ２０１ａ及び２０１ｂの制御端子はイネーブル信号生成回路２０４に接続され、イネーブル信号ＩＮＥＮ１を受信する。
ＰＭＯＳトランジスタ２０１ａ及び２０１ｂの第２端は、それぞれＰＭＯＳトランジスタ２０１ｃ及び２０１ｄの第１端に接続される。ＰＭＯＳトランジスタ２０１ｃの制御端子はＰＭＯＳトランジスタ２０１ｄの制御端子に接続される。ＰＭＯＳトランジスタ２０１ｃ及び２０１ｄの制御端子は、ＰＭＯＳトランジスタ２０１ｃの第２端に接続される。ＰＭＯＳトランジスタ２０１ｃの第２端は、ＮＭＯＳトランジスタ２０１ｅの第１端に接続される。ＰＭＯＳトランジスタ２０１ｄの第２端は、ＮＭＯＳトランジスタ２０１ｆの第１端に接続される。ＮＭＯＳトランジスタ２０１ｅの制御端子には参照電圧生成回路２０５が接続され、参照電圧ＶＲＥＦｑ１が印加される。ＮＭＯＳトランジスタ２０１ｆの制御端子はノードＤＱＩに接続され、信号Ｌｅｇａｃｙ＿ＩＮ１を受信する。
ＮＭＯＳトランジスタ２０１ｅ及び２０１ｆの第２端は、ＮＭＯＳトランジスタ２０１ｇの第１端に接続される。ＮＭＯＳトランジスタ２０１ｇの制御端子には、バイアス電圧Ｖｂｉａｓが印加される。バイアス電圧Ｖｂｉａｓは、ＮＭＯＳトランジスタ２０１ｇをオンさせる電圧である。ＮＭＯＳトランジスタ２０１ｇの第２端子は接地電圧ＶＳＳｑのノードに接続される。ＰＭＯＳトランジスタ２０１ｄの第２端及びＮＭＯＳトランジスタ２０１ｆの第１端は、インバータ回路群２０１ｈの入力端に接続される。インバータ回路群２０１ｈの出力端はラッチ回路２０６に接続され、信号Ｌｅｇａｃｙ＿ＯＵＴ１を送信する。
差動増幅回路２０１Ａは、ハイレベルのイネーブル信号ＩＮＥＮ１を受信することによりイネーブル状態となり、信号Ｌｅｇａｃｙ＿ＩＮ１と参照電圧ＶＲＥＦｑ１とを差動増幅する。インバータ回路群２０１ｈは、差動増幅された信号の波形を整形し、信号Ｌｅｇａｃｙ＿ＯＵＴ１を出力する。
図１６に、図１３及び図１４の構成以外に適用されることが可能な構成についての具体例を記載する。図１６は、第１実施形態に係る半導体記憶装置２００における受信部の構成例を示す回路図である。図１４で述べられたように、受信部２０１と、受信部３０１とは、同様の構造及び機能を有する。このため、以下では代表例として受信部２０１についてのみ記載する。
受信部２０１の構成の一例が図１６に示される。図１６に示される受信部２０１は、図１４の受信部２０１と区別するために、受信部１２０１と称される。以下では、受信部１２０１について、受信部２０１と異なる点について主に説明される。
受信部１２０１は、受信部２０１と同様に、受信方法を２種類有していて、受信した信号ＤＱの種類に基づいて、受信方法を選択する。受信方法の選択は、イネーブル信号ＩＮＥＮ１又はＩＮＥＮ２のレベルに基づく。ここで、イネーブル信号ＩＮＥＮ１に基づいて受信部１２０１から出力された信号Ｌｅｇａｃｙ＿ＩＮ１は、信号Ｌｅｇａｃｙ＿ＯＵＴ１と称される。イネーブル信号ＩＮＥＮ２に基づいて受信部１２０１から出力された信号ＬＶＳＴＬ＿ＩＮ１は、信号ＬＶＳＴＬ＿ＯＵＴ１と称される。
受信部１２０１は、送信部３０２から送信された信号Ｌｅｇａｃｙ＿ＩＮ１又は信号ＬＶＳＴＬ＿ＩＮ１を受信する。送信部３０２が信号Ｌｅｇａｃｙ＿ＩＮ１を送信した場合、イネーブル信号生成回路２０４は、ハイレベルのイネーブル信号ＩＮＥＮ１及びローレベルのイネーブル信号ＩＮＥＮ２を、受信部２０１に送信する。また、送信部３０２が信号ＬＶＳＴＬ＿ＩＮ１を送信した場合、イネーブル信号生成回路２０４は、ローレベルのイネーブル信号ＩＮＥＮ１及びハイレベルのイネーブル信号ＩＮＥＮ２を、受信部２０１に送信する。
受信部１２０１は、差動増幅回路１２０１Ａ及びセレクタ１２０１Ｂを含む。差動増幅回路１２０１Ａは、差動増幅回路２０１Ａと同様の構造及び機能を有するため、詳細は割愛する。セレクタ１２０１Ｂは、参照電圧ＶＲＥＦｑ１と参照電圧ＶＲＥＦｑ２とを受信する。セレクタ１２０１Ｂは、イネーブル信号生成回路２０４から、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２を受信する。セレクタ１２０１Ｂは、イネーブル信号ＩＮＥＮ１がハイレベルであるとき、受信した参照電圧ＶＲＥＦｑ１を差動増幅回路１２０１Ａの第２入力端子へ出力する。セレクタ１２０１Ｂは、イネーブル信号ＩＮＥＮ２がハイレベルであるとき、受信した参照電圧ＶＲＥＦｑ２を差動増幅回路１２０１Ａの第２入力端へ出力する。
差動増幅回路１２０１Ａは、第１入力端から信号Ｌｅｇａｃｙ＿ＩＮ１又は信号ＬＶＳＴＬ＿ＩＮ１を受信する。差動増幅回路１２０１Ａの第２入力端には、参照電圧ＶＲＥＦｑ１又は参照電圧ＶＲＥＦｑ２が印加される。差動増幅回路１２０１Ａは、イネーブル信号生成回路２０４から、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２を受信する。
差動増幅回路１２０１Ａが信号Ｌｅｇａｃｙ＿ＩＮ１を受信するとき、イネーブル信号ＩＮＥＮ１はハイレベルであり、イネーブル信号ＩＮＥＮ２はローレベルである。イネーブル信号ＩＮＥＮ１がハイレベルであるとき、差動増幅回路１２０１Ａの第２入力端には、参照電圧ＶＲＥＦｑ１が印加される。このとき差動増幅回路１２０１Ａは、受信した信号Ｌｅｇａｃｙ＿ＩＮ１と参照電圧ＶＲＥＦｑ１を差動増幅して信号Ｌｅｇａｃｙ＿ＯＵＴ１を生成する。差動増幅回路１２０１Ａの出力端は、信号Ｌｅｇａｃｙ＿ＯＵＴ１をラッチ回路２０６に送信する。
差動増幅回路１２０１Ａが信号ＬＶＳＴＬ＿ＩＮ１を受信するとき、イネーブル信号ＩＮＥＮ２はハイレベルであり、イネーブル信号ＩＮＥＮ１はローレベルである。イネーブル信号ＩＮＥＮ２がハイレベルであるとき、差動増幅回路１２０１Ａの第２入力端には、参照電圧ＶＲＥＦｑ２が印加される。このとき差動増幅回路１２０１Ａは、受信した信号ＬＶＳＴＬ＿ＩＮ１と参照電圧ＶＲＥＦｑ２を差動増幅して信号ＬＶＳＴＬ＿ＯＵＴ１を生成する。差動増幅回路１２０１Ａの出力端は、信号ＬＶＳＴＬ＿ＯＵＴ１をラッチ回路２０６に送信する。
このように受信部１２０１は、送信部３０２が送信した信号ＤＱの種類に応じて、信号Ｌｅｇａｃｙ＿ＯＵＴ１と信号ＬＶＳＴＬ＿ＯＵＴ１のどちらの信号を生成するか切り替えを行う。切り替えを行うためには、イネーブル信号ＩＮＥＮ１及びＩＮＥＮ２のローレベルとハイレベルの調整を行っている。言い換えると、受信部２０１は、受信方法を２種類有しており、どの受信方法が選択されるかは、信号ＤＱの種類によって決定される。
出力信号ＬＶＳＴＬ＿ＯＵＴ１は、信号ＬＶＳＴＬ＿ＩＮ１に基づく信号であるため、信号Ｌｅｇａｃｙ＿ＩＮ１に基づく信号である出力信号Ｌｅｇａｃｙ＿ＯＵＴ１よりも小さい振幅を有する。
受信部２０１は、差動増幅回路を２つ有しており、信号Ｌｅｇａｃｙ＿ＩＮ１を受信した場合は差動増幅回路２０１Ａを使用し、信号ＬＶＳＴＬ＿ＩＮ１を受信した場合は差動増幅回路２０１Ｂを使用するといったように、信号によって使用する差動増幅回路を分けていた。これに対して、受信部１２０１は、信号Ｌｅｇａｃｙ＿ＩＮ１を受信した場合と信号ＬＶＳＴＬ＿ＩＮ１を受信した場合で差動増幅回路１２０１Ａを共通で使用することにより、構成要素を簡略化している。受信部２０１が信号Ｌｅｇａｃｙ＿ＩＮ１を受信するとき、イネーブル信号ＩＮＥＮ１はハイレベルであり、信号ＬＶＳＴＬ＿ＩＮ１を受信するとき、イネーブル信号ＩＮＥＮ２はハイレベルであることから、使用する参照電圧を選択することが出来る。イネーブル信号ＩＮＥＮによって参照電圧を選択することが出来る為、受信部１２０１は、信号Ｌｅｇａｃｙ＿ＩＮ１を受信した場合と信号ＬＶＳＴＬ＿ＩＮ１を受信した場合とで差動増幅回路１２０１Ａを共通で使用することが可能である。このように構成要素を一部除くことができるため、受信部１２０１は、受信部２０１よりも回路面積を縮小させることが可能である。
図１７は、第１実施形態に係る半導体記憶装置２００における受信部２０１、ラッチ回路２０６、及び差動増幅回路２０７の構成例を示す回路図である。図１７は、図６で述べられたラッチ回路２０６、及び差動増幅回路２０７の詳細な回路構造を示す。先述の通り、ラッチ回路２０６は、受信部２０１から受信した信号ＤＱを保持する。ラッチ回路２０６は、送信部２０２に、信号ＤＱを送信する。また、差動増幅回路２０７は、受信部２１２及び２１３から受信した信号ＤＱＳ及びＤＱＳｎを元に、ラッチ回路２０６を制御する。
まず、差動増幅回路２０７の構成例について記述される。差動増幅回路２０７は、第１差動増幅回路２０７Ａと第２差動増幅回路２０７Ｂとを備える。差動増幅回路２０７、第１差動増幅回路２０７Ａ、及び第２差動増幅回路２０７Ｂは、同様の信号の論理が得られるものであれば、例えばＮＡＮＤゲート、インバータ等の論理回路等を更に有していてもよく、図１７の構造に限定されない。
第１差動増幅回路２０７Ａは、信号ＤＱＳと参照電圧ＶＲＥＦとを差動増幅して、信号ＤＱＳｉとしてラッチ回路２０６に出力する。参照電圧ＶＲＥＦは、信号ＤＱＳの基準となる電圧である。
第１差動増幅回路２０７Ａは、ＰＭＯＳトランジスタ２０７ａ及び２０７ｂ、ＮＭＯＳトランジスタ２０７ｃ、２０７ｄ、及び２０７ｅ、並びにインバータ回路群２０７ｆを備える。第１差動増幅回路２０７Ａは、同様の信号の論理が得られるのであれば、ＮＡＮＤゲート、インバータ等の論理回路等を更に有していてもよい。
ＰＭＯＳトランジスタ２０７ａ及び２０７ｂの第１端は、電源電圧ＶＣＣｑのノードに電気的に接続される。ＰＭＯＳトランジスタ２０７ａの制御端子はＰＭＯＳトランジスタ２０７ｂの制御端子に接続される。ＰＭＯＳトランジスタ２０７ａ及び２０７ｂの制御端子は、ＰＭＯＳトランジスタ２０７ａの第２端に接続される。ＰＭＯＳトランジスタ２０７ａの第２端は、ＮＭＯＳトランジスタ２０７ｃの第１端に接続される。ＰＭＯＳトランジスタ２０７ｂの第２端は、ＮＭＯＳトランジスタ２０７ｄの第１端に接続される。ＮＭＯＳトランジスタ２０７ｃの制御端子には、参照電圧ＶＲＥＦが印加される。ＮＭＯＳトランジスタ２０７ｄの制御端子は受信部２１２に接続され、信号ＤＱＳを受信する。
ＮＭＯＳトランジスタ２０７ｃ及び２０７ｄの第２端は、ＮＭＯＳトランジスタ２０７ｅの第１端に接続される。ＮＭＯＳトランジスタ２０７ｅの制御端子には、バイアス電圧Ｖｂｉａｓが印加される。バイアス電圧Ｖｂｉａｓは、ＮＭＯＳトランジスタ２０７ｅをオンさせる電圧である。ＮＭＯＳトランジスタ２０７ｅの第２端は接地電圧ＶＳＳｑのノードに接続される。ＰＭＯＳトランジスタ２０７ｂの第２端及びＮＭＯＳトランジスタ２０７ｄの第１端は、インバータ回路群２０７ｆの入力端に接続される。インバータ回路群２０７ｆの出力端はラッチ回路２０６に接続され、信号ＤＱＳｉを送信する。
第１差動増幅回路２０７Ａは、バイアス電圧Ｖｂｉａｓを与えられることによりイネーブルな状態となり、信号ＤＱＳと参照電圧ＶＲＥＦとを差動増幅する。インバータ回路群２０７ｆは、差動増幅された信号の波形を整形し、信号ＤＱＳｉをラッチ回路２０６に出力する。
次に、第２差動増幅回路２０７Ｂは、信号ＤＱＳｎと参照電圧ＶＲＥＦとを差動増幅して、信号ＤＱＳｎｉとしてラッチ回路２０６に出力する。参照電圧ＶＲＥＦは、信号ＤＱＳｎの基準となる電圧である。第２差動増幅回路２０７Ｂは、第１差動増幅回路２０７Ａと同様の構造及び機能を有する。
第２差動増幅回路２０７Ｂは、ＰＭＯＳトランジスタ２０７ｇ及び２０７ｈ、ＮＭＯＳトランジスタ２０７ｉ、２０７ｊ、及び２０７ｋ、並びにインバータ回路群２０７ｌを備える。第２差動増幅回路２０７Ｂは、同様の信号の論理が得られるのであれば、ＮＡＮＤゲート、インバータ等の論理回路等を更に有していてもよい。
ＰＭＯＳトランジスタ２０７ｇ及び２０７ｈの第１端は、電源電圧ＶＣＣｑのノードに電気的に接続される。ＰＭＯＳトランジスタ２０７ｇの制御端子はＰＭＯＳトランジスタ２０７ｈの制御端子に接続される。ＰＭＯＳトランジスタ２０７ｇ及び２０７ｈの制御端子は、ＰＭＯＳトランジスタ２０７ｇの第２端に接続される。ＰＭＯＳトランジスタ２０７ｇの第２端は、ＮＭＯＳトランジスタ２０７ｉの第１端に接続される。ＰＭＯＳトランジスタ２０７ｈの第２端は、ＮＭＯＳトランジスタ２０７ｊの第１端に接続される。ＮＭＯＳトランジスタ２０７ｉの制御端子には、参照電圧ＶＲＥＦが印加される。ＮＭＯＳトランジスタ２０７ｊの制御端子は受信部２１３に接続され、信号ＤＱＳｎを受信する。
ＮＭＯＳトランジスタ２０７ｉ及び２０７ｊの第２端は、ＮＭＯＳトランジスタ２０７ｋの第１端に接続される。ＮＭＯＳトランジスタ２０７ｋの制御端子には、バイアス電圧Ｖｂｉａｓが印加される。バイアス電圧Ｖｂｉａｓは、ＮＭＯＳトランジスタ２０７ｋをオンさせる電圧である。ＮＭＯＳトランジスタ２０７ｋの第２端は接地電圧ＶＳＳｑのノードに接続される。ＰＭＯＳトランジスタ２０７ｈの第２端及びＮＭＯＳトランジスタ２０７ｊの第１端は、インバータ回路群２０７ｌの入力端に接続される。インバータ回路群２０７ｌの出力端はラッチ回路２０６に接続され、信号ＤＱＳｎｉを送信する。ここで、信号ＤＱＳｎは信号ＤＱＳのハイレベルとローレベルを反転させた信号であることから、信号ＤＱＳｎｉは信号ＤＱＳｉのハイレベルとローレベルを反転させた信号である。
第２差動増幅回路２０７Ｂは、バイアス電圧Ｖｂｉａｓを与えられることによりイネーブルな状態となり、信号ＤＱＳｎと参照電圧ＶＲＥＦとを差動増幅する。インバータ回路群２０７ｌは、差動増幅された信号の波形を整形し、信号ＤＱＳｎｉをラッチ回路２０６に出力する。
次に、ラッチ回路２０６の構成例について記述される。ラッチ回路２０６は、インバータＩＮＶ１及びＩＮＶ２、並びに第１ラッチ回路Ｌ１及び第２ラッチ回路Ｌ２を備える。ラッチ回路２０６は、同様の信号の論理が得られるものであれば、例えばＮＡＮＤゲート、インバータ等の論理回路等を更に有していてもよく、図１７の構造に限定されない。
インバータＩＮＶ１は、ＰＭＯＳトランジスタ２０６ａ及び２０６ｂ、並びにＮＭＯＳトランジスタ２０６ｃ及び２０６ｄを有する。ＰＭＯＳトランジスタ２０６ａ及び２０６ｂ、並びにＮＭＯＳトランジスタ２０６ｃ及び２０６ｄは直列に接続されている。ＰＭＯＳトランジスタ２０６ａの第１端は電源電圧ＶＣＣｑのノードに接続されている。ＰＭＯＳトランジスタ２０６ｂの第１端はＰＭＯＳトランジスタ２０６ａの第２端に接続されている。ＮＭＯＳトランジスタ２０６ｃの第１端はＰＭＯＳトランジスタ２０６ｂの第２端に接続されている。ＮＭＯＳトランジスタ２０６ｄの第１端はＮＭＯＳトランジスタ２０６ｃの第２端に接続されている。ＮＭＯＳトランジスタ２０６ｄの第２端は接地電圧ＶＳＳｑのノードに接続されている。ＰＭＯＳトランジスタ２０６ｂの第２端及びＮＭＯＳトランジスタ２０６ｃの第１端は、第１ラッチ回路Ｌ１に接続される。
ＰＭＯＳトランジスタ２０６ａ及びＮＭＯＳトランジスタ２０６ｄの制御端子は、受信部２０１に接続され、信号Ｌｅｇａｃｙ＿ＯＵＴ１又は信号ＬＶＳＴＬ＿ＯＵＴ１を受信する。ＰＭＯＳトランジスタ２０６ｂの制御端子は、第２差動増幅回路２０７Ｂのインバータ回路群２０７ｌの出力端に接続され、信号ＤＱＳｎｉを受信する。ＮＭＯＳトランジスタ２０６ｃの制御端子は、第１差動増幅回路２０７Ａのインバータ回路群２０７ｆの出力端に接続され、信号ＤＱＳｉを受信する。
第１ラッチ回路Ｌ１は、インバータ２０６ｅ及びクロックドインバータ２０６ｆを有する。インバータ２０６ｅ及びクロックドインバータ２０６ｆは交差接続して形成される。インバータ２０６ｅの入力端及びクロックドインバータ２０６ｆの出力端は、インバータＩＮＶ１の出力端に接続される。インバータ２０６ｅの出力端は、クロックドインバータ２０６ｆの入力端に接続される。クロックドインバータ２０６ｆは、信号ＤＱＳｉ及びＤＱＳｎｉに応じて、インバータ出力状態と、インバータ出力停止状態とが切り替えられる。クロックドインバータ２０６ｆがインバータ出力状態のときは、入力端に入力された信号の反転論理レベルの信号が出力端から出力される。クロックドインバータ２０６ｆがインバータ出力停止状態のときは、入力端に入力された信号の論理レベルにかかわらず、出力端からは信号が出力されない。
インバータＩＮＶ２は、ＰＭＯＳトランジスタ２０６ｇ及び２０６ｈ、並びにＮＭＯＳトランジスタ２０６ｉ及び２０６ｊを有する。ＰＭＯＳトランジスタ２０６ｇ及び２０６ｈ、並びにＮＭＯＳトランジスタ２０６ｉ及び２０６ｊは直列に接続されている。ＰＭＯＳトランジスタ２０６ｇの第１端は電源電圧ＶＣＣｑのノードに接続されている。ＰＭＯＳトランジスタ２０６ｈの第１端はＰＭＯＳトランジスタ２０６ｇの第２端に接続されている。ＮＭＯＳトランジスタ２０６ｉの第１端はＰＭＯＳトランジスタ２０６ｈの第２端に接続されている。ＮＭＯＳトランジスタ２０６ｊの第１端はＮＭＯＳトランジスタ２０６ｉの第２端に接続されている。ＮＭＯＳトランジスタ２０６ｊの第２端は接地電圧ＶＳＳｑのノードに接続されている。ＰＭＯＳトランジスタ２０６ｈの第２端及びＮＭＯＳトランジスタ２０６ｉの第１端は、第２ラッチ回路Ｌ２に接続される。
ＰＭＯＳトランジスタ２０６ｇ及びＮＭＯＳトランジスタ２０６ｊの制御端子は、受信部２０１に接続され、信号Ｌｅｇａｃｙ＿ＯＵＴ１又は信号ＬＶＳＴＬ＿ＯＵＴ１を受信する。ＰＭＯＳトランジスタ２０６ｈの制御端子は、第１差動増幅回路２０７Ａのインバータ回路群２０７ｆの出力端に接続され、信号ＤＱＳｉを受信する。ＮＭＯＳトランジスタ２０６ｉの制御端子は、第２差動増幅回路２０７Ｂのインバータ回路群２０７ｌの出力端に接続され、信号ＤＱＳｎｉを受信する。
第２ラッチ回路Ｌ２は、インバータ２０６ｋ及びクロックドインバータ２０６ｌを有する。インバータ２０６ｋ及びクロックドインバータ２０６ｌは交差接続して形成される。インバータ２０６ｋの入力端及びクロックドインバータ２０６ｌの出力端は、インバータＩＮＶ２の出力端に接続される。インバータ２０６ｋの出力端は、クロックドインバータ２０６ｌの入力端に接続される。クロックドインバータ２０６ｌは、クロックドインバータ２０６ｆと同様の機能を有する。
例えば信号ＤＱＳｉがハイレベルであるときのラッチ回路２０６の挙動について記述される。信号ＤＱＳｉの反転信号である信号ＤＱＳｎｉはローレベルである。このとき、ＮＭＯＳトランジスタ２０６ｃ及びＰＭＯＳトランジスタ２０６ｈの制御端子は、ハイレベルの信号ＤＱＳｉを受信する。ＰＭＯＳトランジスタ２０６ｂ及びＮＭＯＳトランジスタ２０６ｉの制御端子は、ローレベルの信号ＤＱＳｎｉを受信する。このためインバータＩＮＶ１のＰＭＯＳトランジスタ２０６ｂ及びＮＭＯＳトランジスタ２０６ｃはオン状態となり、ＰＭＯＳトランジスタ２０６ｂ及びＮＭＯＳトランジスタ２０６ｃが受信した信号Ｌｅｇａｃｙ＿ＯＵＴ１又は信号ＬＶＳＴＬ＿ＯＵＴ１は、インバータＩＮＶ１を通過する。インバータＩＮＶ１を通過した信号は、第１ラッチ回路Ｌ１に保持される。
また、インバータＩＮＶ２のＰＭＯＳトランジスタ２０６ｈ及びＮＭＯＳトランジスタ２０６ｉはオフ状態となり、ＰＭＯＳトランジスタ２０６ｇ及びＮＭＯＳトランジスタ２０６ｊが受信した信号Ｌｅｇａｃｙ＿ＩＮ１又は信号ＬＶＳＴＬ＿ＯＵＴ１は、インバータＩＮＶ２を通過出来ない。
一方、例えば信号ＤＱＳｉがローレベルであるときのラッチ回路２０６の挙動について記述される。信号ＤＱＳｉの反転信号である信号ＤＱＳｎｉはハイレベルである。このとき、ＮＭＯＳトランジスタ２０６ｃ及びＰＭＯＳトランジスタ２０６ｈの制御端子は、ローレベルの信号ＤＱＳｉを受信する。ＰＭＯＳトランジスタ２０６ｂ及びＮＭＯＳトランジスタ２０６ｉの制御端子は、ハイレベルの信号ＤＱＳｎｉを受信する。このためインバータＩＮＶ２のＰＭＯＳトランジスタ２０６ｈ及びＮＭＯＳトランジスタ２０６ｉはオン状態となり、ＰＭＯＳトランジスタ２０６ｇ及びＮＭＯＳトランジスタ２０６ｊが受信した信号Ｌｅｇａｃｙ＿ＯＵＴ１又は信号ＬＶＳＴＬ＿ＯＵＴ１は、インバータＩＮＶ２を通過する。インバータＩＮＶ２を通過した信号は、第２ラッチ回路Ｌ２に保持される。
また、インバータＩＮＶ１のＰＭＯＳトランジスタ２０６ｂ及びＮＭＯＳトランジスタ２０６ｃはオフ状態となり、ＰＭＯＳトランジスタ２０６ａ及びＮＭＯＳトランジスタ２０６ｄが受信した信号Ｌｅｇａｃｙ＿ＯＵＴ１又は信号ＬＶＳＴＬ＿ＯＵＴ１は、インバータＩＮＶ１を通過出来ない。
このように、及びラッチ回路２０６は、差動増幅回路２０７によって整形された信号ＤＱＳｉ及びＤＱＳｎｉに基づいて、信号ＬＶＳＴＬ＿ＯＵＴ１又は信号Ｌｅｇａｃｙ＿ＯＵＴ１を保持することが出来る。
［１－２］動作
これまで半導体記憶装置２００の送受信方法及び終端方法は、半導体記憶装置２００に含まれるＮＡＮＤチップＡ２００Ａ（図２にて記載）を例に記述されてきたが、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄも同様の送受信方法及び終端方法を有する。
先述の通り、ＮＡＮＤチップＡ２００Ａが選択された場合（ＮＡＮＤチップＡ２００Ａが選択ＮＡＮＤチップである場合）、ＮＡＮＤチップＡ２００Ａの終端回路がイネーブルされてもよいし、非選択ＮＡＮＤチップの終端回路がイネーブルされてもよい。第１実施形態では、選択ＮＡＮＤチップがＮＡＮＤチップＡ２００Ａであり、ＮＡＮＤチップＡ２００Ａの終端回路をイネーブルさせる場合の例について記載される。
ここでＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂは、チップイネーブル信号ＣＥｎ１を受信し、信号ＲＢｎ１を送信するチップである。ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄは、チップイネーブル信号ＣＥｎ２を受信し、信号ＲＢｎ２を送信するチップである。
第１実施形態に係る半導体記憶装置２００及びメモリコントローラ３００が、ＤＱ信号を受信する際の終端方法について述べる。図１８は、第１実施形態に係る半導体記憶装置２００及びメモリコントローラに３００おける信号ＤＱの終端方法を示す。図１８に示されるように、終端回路３０３は、受信部３０１が信号ＬＶＳＴＬ＿ＩＮ２を受信するとき、ノードＤＱＯを終端する。終端回路３０３は、受信部３０１が信号Ｌｅｇａｃｙ＿ＩＮ２を受信するとき、ノードＤＱＯを終端していない。
また、終端回路２０３は、受信部２０１が信号ＬＶＳＴＬ＿ＩＮ１を受信するとき、ノードＤＱＩを終端する。終端回路２０３は、受信部２０１が信号Ｌｅｇａｃｙ＿ＩＮ１を受信するとき、ノードＤＱＩを終端していない。
ここまでで述べられたように、第１実施形態に係る半導体記憶装置２００は、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの送信方法をそれぞれ２種類、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの受信方法をそれぞれ２種類有し、どの送受信方法が選択されるかは、信号ＤＱの種類によって決定される。また、半導体記憶装置２００は、送受信方法に応じて終端方法を選択できる。ノードＤＱＩの終端には、ＮＡＮＤチップＡ２００Ａの終端回路２０３が用いられる。同様に、第１実施形態に係るメモリコントローラ３００は、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送信方法をそれぞれ２種類、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの受信方法をそれぞれ２種類有し、どの送受信方法が選択されるかは、信号ＤＱの種類によって決定される。また、メモリコントローラ３００は、送受信方法に応じて終端方法を選択できる。
ここで、信号ＤＱの種類は、一例として、コマンド又はアドレス、ステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔの６種類が考えられる。ステータスは、ステータスリードコマンドに応答して送信され、半導体記憶装置２００の特定のステータスについての情報である。パラレルステータスは、パラレルステータスリードコマンドに応答して送信され、複数のＮＡＮＤチップの各々のステータスについての情報である。ＦｅａｔｕｒｅＤａｔａは、ＮＡＮＤチップの内部の設定パラメータについての情報である。設定パラメータとしてのＦｅａｔｕｒｅＤａｔａは、ＳｅｔＦｅａｔｕｒｅコマンドとともに送信される。以下では、これらの６種類の信号ＤＱが送受信される場合における、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送受信方法及び終端方法について記述される。
図１９は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。図１９は、信号ＤＱＳ及びＤＱＳｎのうちの信号ＤＱＳについて示すが、信号ＤＱＳｎは、信号ＤＱＳの反転論理の信号であり、よって、信号ＤＱＳと同じである。また、図１９は、信号ＲＥｎ及びＲＥのうちの信号ＲＥについて示すが、信号ＲＥｎは、信号ＲＥの反転論理の信号であり、よって、信号ＲＥと同じである。図１８で述べられたように、第１実施形態では、半導体記憶装置２００において、終端回路は、選択ＮＡＮＤチップであるＮＡＮＤチップＡ２００Ａが有する終端回路２０３、２１８、２１９、２２０、及び（又は）２２２のみを使用する。図１９に示されるように、信号ＤＱの種類がコマンド又はアドレスであるとき、信号ＤＱとして、信号Ｌｅｇａｃｙ＿ＩＮ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂによって受信される。また、信号ＤＱＳ及びＲＥとしてメモリコントローラ３００から送信される信号は、ローレベルに固定されている。
次に、信号ＤＱの種類がステータスであるとき、信号ＤＱとして、信号Ｌｅｇａｃｙ＿ＩＮ２がＮＡＮＤチップＡ２００Ａから送信され、メモリコントローラ３００によって受信される。また、信号ＤＱＳとして信号Ｌｅｇａｃｙ＿ＤＱＳ２がＮＡＮＤチップＡ２００Ａから送信され、メモリコントローラ３００によって受信される。また、信号ＲＥとして、信号Ｌｅｇａｃｙ＿ＲＥ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａによって受信される。
次に、信号ＤＱの種類がパラレルステータスであるとき、信号ＤＱとして、信号Ｌｅｇａｃｙ＿ＩＮ２がＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂから送信され、メモリコントローラ３００によって受信される。また、信号ＤＱＳとして、信号Ｌｅｇａｃｙ＿ＤＱＳ２がＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂから送信され、メモリコントローラ３００によって受信される。また、信号ＲＥとして、信号Ｌｅｇａｃｙ＿ＲＥ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂによって受信される。
次に、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａによって受信される。このときＮＡＮＤチップＡ２００Ａの終端回路２０３はノードＤＱＩを終端する。また、信号ＤＱＳとして、信号ＬＶＳＴＬ＿ＤＱＳ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａによって受信される。このときＮＡＮＤチップＡ２００Ａの終端回路２１８及び２１９はノードＤＱＳＩ及びＤＱＳｎＩを終端する。また、信号ＲＥとしてメモリコントローラ３００から送信される信号は、ローレベルに固定されている。
次に、信号ＤＱの種類がＤａｔａＯｕｔｐｕｔであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ２がＮＡＮＤチップＡ２００Ａから送信され、メモリコントローラ３００によって受信される。このときメモリコントローラ３００の終端回路３０３はノードＤＱＯを終端する。また、信号ＤＱＳとして、信号ＬＶＳＴＬ＿ＤＱＳ２がＮＡＮＤチップＡ２００Ａから送信され、メモリコントローラ３００によって受信される。このときメモリコントローラ３００の終端回路３１２及び３１３はノードＤＱＳＯ及びＤＱＳｎＯを終端する。また、信号ＲＥとして、信号ＬＶＳＴＬ＿ＲＥ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａによって受信される。このときＮＡＮＤチップＡ２００Ａの終端回路２２０及び２２２はノードＲＥｎＩ及びＲＥＩを終端する。
次に、信号ＤＱの種類がＤａｔａＩｎｐｕｔであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａによって受信される。このときＮＡＮＤチップＡ２００Ａの終端回路２０３はノードＤＱＩを終端する。また、信号ＤＱＳとして、信号ＬＶＳＴＬ＿ＤＱＳ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａによって受信される。このときＮＡＮＤチップＡ２００Ａの終端回路２１８及び２１９はノードＤＱＳＩ及びＤＱＳｎＩを終端する。また、信号ＲＥとしてメモリコントローラ３００から送信される信号は、ローレベルに固定されている。
図１９で述べられたように、第１実施形態に係るメモリコントローラ３００及び（又は）半導体記憶装置２００は、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔであるとき、各ノードの終端を行う。以下では終端回路がイネーブルになるタイミングについて述べる。
図２０は、第１実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図２０は、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａであるとき、終端回路がイネーブルになるタイミングを示している。図２０には、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。図２０及びこれ以降の図面において、信号ＲＥｎ及びＤＱＳは実線で示され、信号ＲＥ及びＤＱＳｎは破線で示されている。なお、図中の斜線部分（ｓｈａｄｅｄ ａｒｅａ）は、特に定義されていない“ドントケア（Ｄｏｎ’ｔ ｃａｒｅ）”の値であることを示している。
時刻ｔ１において、メモリコントローラ３００は、信号ＣＥｎ１をローレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂがイネーブルになる。時刻ｔ２を含む期間に亘って、メモリコントローラ３００は、信号ＣＬＥをハイレベルにするとともに、信号ＤＱとしてＳｅｔＦｅａｔｕｒｅコマンドＤ５ｈを送信する。ＳｅｔＦｅａｔｕｒｅコマンドＤ５ｈの送信に伴って、時刻ｔ２において、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
時刻ｔ３及び時刻ｔ４を含む期間に亘って、メモリコントローラ３００は、信号ＡＬＥをハイレベルにするとともに、信号ＤＱとしてＳｅｔＦｅａｔｕｒｅコマンドの対象を指定するアドレスＡＤＤを例えば２サイクルに亘って送信する。アドレスＡＤＤの送信に伴って、時刻ｔ３及び時刻ｔ４において、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。時刻ｔ５において、メモリコントローラ３００は、信号ＤＱＳをローレベルにする。
時刻ｔ６、ｔ７、ｔ８、及びｔ９をそれぞれ含む複数の期間に亘って、メモリコントローラ３００は、信号ＤＱとしてのＦｅａｔｕｒｅＤａｔａによって設定されるパラメータＷ－Ｂ０、Ｗ－Ｂ１、Ｗ－Ｂ２、及びＷ－Ｂ３を送信する。パラメータＷ－Ｂ０、Ｗ－Ｂ１、Ｗ－Ｂ２、及びＷ－Ｂ３の送信に伴って、時刻ｔ６、ｔ７、ｔ８、及びｔ９において、メモリコントローラ３００は、信号ＤＱＳをハイレベルにする。
時刻ｔ１０において、メモリコントローラ３００は、信号ＣＥｎ１をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂはディセーブルになる。
ＮＡＮＤチップＡ２００Ａは、時刻ｔ５において、ＮＡＮＤチップＡ２００Ａの終端回路２０３、２１８、及び２１９をイネーブルにし、時刻ｔ１０において、終端回路２０３、２１８、及び２１９をディセーブルにする。言い換えると、終端回路２０３、２１８、及び２１９がそれぞれノードＤＱＩ、ＤＱＳＩ、及びＤＱＳｎＩを終端する、すなわち終端回路２０３、２１８、及び２１９がイネーブルになる時間は、時刻ｔ５から時刻ｔ１０までの間である。例えば、ＮＡＮＤチップＡ２００Ａは、信号ＣＥｎ１がローレベルの間に、ＳｅｔＦｅａｔｕｒｅコマンドＤ５ｈ及び後続のアドレスＡＤＤを受け取ると、信号ＡＬＥがローレベルになったことに基づいて、終端回路２０３、２１８、及び２１９をイネーブルにする。さらに、ＮＡＮＤチップＡ２００Ａは、パラメータＷ－Ｂ０、Ｗ－Ｂ１、Ｗ－Ｂ２、及びＷ－Ｂ３の受信後に、信号ＣＥｎ１がハイレベルになったことに基づいて、終端回路２０３、２１８、及び２１９をディセーブルにする。
図２１は、第１実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図２１は、信号ＤＱの種類がＤａｔａＯｕｔｐｕｔであるとき、終端回路がイネーブルになるタイミングを示している。図２１には、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。
時刻ｔ１において、メモリコントローラ３００は、信号ＣＥｎ１をローレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂがイネーブルになる。時刻ｔ２を含む期間に亘って、メモリコントローラ３００は、信号ＣＬＥをハイレベルにするとともに、信号ＤＱとして読出しコマンド００ｈを送信する。読出しコマンド００ｈの送信に伴って、時刻ｔ２において、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
時刻ｔ３～ｔ７を含む期間に亘って、メモリコントローラ３００は、信号ＡＬＥをハイレベルにする。また、時刻ｔ３～ｔ７をそれぞれ含む複数の期間に亘って、メモリコントローラ３００は、信号ＤＱとしてアドレスＡＤＤを送信する。アドレスＡＤＤは、データ読み出しの対象を指定する。アドレスＡＤＤの送信に伴って、メモリコントローラ３００は、時刻ｔ３～ｔ７において、信号ＷＥｎをハイレベルにする。
ｔ８を含む期間に亘って、メモリコントローラ３００は、信号ＣＬＥをハイレベルにするとともに、信号ＤＱとして読出し実行コマンド３０ｈを送信する。これにより、読出しが開始する。読出し実行コマンド３０ｈの送信に伴って、時刻ｔ８において、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
読出しの開始に伴い、時刻ｔ９において、メモリコントローラ３００は、信号ＲＥｎをローレベルにする。その後、メモリコントローラ３００は、信号ＲＥｎを周期的にローレベルにし、これに応答して、半導体記憶装置２００は、信号ＤＱとして読出しデータＤを出力する。半導体記憶装置２００は、読出しデータＤの出力と並行して、信号ＤＱＳを周期的にハイレベルにする。
読出しデータの出力が完了すると、時刻ｔ１０において、メモリコントローラ３００は、信号ＣＥｎ１をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂはディセーブルになる。
メモリコントローラ３００は、時刻ｔ９において、メモリコントローラ３００の終端回路３０３、３１２、及び３１３をイネーブルにし、時刻ｔ１０において、終端回路３０３、３１２、及び３１３をディセーブルにする。言い換えると、終端回路３０３、３１２、及び３１３がそれぞれノードＤＱＯ、ＤＱＳＯ、及びＤＱＳｎＯを終端する、すなわち終端回路３０３、３１２、及び３１３がイネーブルになる時間は、時刻ｔ９から時刻ｔ１０までの間である。例えば、メモリコントローラ３００は、読出し実行コマンド３０ｈの送信後に信号ＲＥｎをローレベルにすることに合わせて、終端回路３０３、３１２、及び３１３をイネーブルにする。さらに、メモリコントローラ３００は、読出しデータＤの受信の完了後に信号ＣＥｎ１をハイレベルにすることに合わせて、終端回路３０３、３１２、及び３１３をディセーブルにする。
ＮＡＮＤチップＡ２００Ａは、時刻ｔ９において、終端回路２２０及び２２２をイネーブルにし、時刻ｔ１０において、終端回路２２０及び２２２をディセーブルにする。言い換えると、ＮＡＮＤチップＡ２００Ａの終端回路２２０及び２２２がそれぞれノードＲＥｎＩ及びＲＥＩを終端する、すなわちＮＡＮＤチップＡ２００Ａの終端回路２２０及び２２２がイネーブルになる時間は、時刻ｔ９から時刻ｔ１０までの間である。例えば、ＮＡＮＤチップ２００Ａは、信号ＣＥｎ１がローレベルの間に、読出し実行コマンド３０ｈの受信後に信号ＲＥｎがローレベルになったことに基づいて、終端回路２２０及び２２２をイネーブルにする。さらに、ＮＡＮＤチップ２００Ａは、信号ＣＥｎ１がハイレベルになったことに基づいて、終端回路２２０及び２２２をディセーブルにする。
図２２は、第１実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図２２は、信号ＤＱの種類がＤａｔａＩｎｐｕｔであるとき、終端回路がイネーブルになるタイミングを示している。図２２には、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。
時刻ｔ１において、メモリコントローラ３００は、信号ＣＥｎ１をローレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂがイネーブルになる。時刻ｔ２を含む期間に亘って、メモリコントローラ３００は、信号ＣＬＥをハイレベルにするとともに、信号ＤＱとして書込みコマンド８０ｈを送信する。書込みコマンド８０ｈの送信に伴って、時刻ｔ２において、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
時刻ｔ３～ｔ７を含む期間に亘って、メモリコントローラ３００は、信号ＡＬＥをハイレベルにする。また、時刻ｔ３～ｔ７をそれぞれ含む複数の期間に亘って、メモリコントローラ３００は、信号ＤＱとしてアドレスＡＤＤを送信する。アドレスＡＤＤは、データが書き込まれる先を指定する。アドレスＡＤＤの送信に伴って、メモリコントローラ３００は、時刻ｔ３～ｔ７において、信号ＷＥｎをハイレベルにする。
時刻ｔ８において、メモリコントローラ３００は、信号ＤＱＳをローレベルにする。その後、メモリコントローラ３００は、信号ＤＱとして書込みデータＤを送信する。メモリコントローラ３００は、書込みデータＤの送信と並行して、信号ＤＱＳを周期的にハイレベルにする。書込みデータの送信が完了すると、メモリコントローラ３００は、時刻ｔ９において、信号ＣＬＥをハイレベルにし、その後、信号ＤＱとして書込み実行コマンド１０ｈを送信する。ステータスデータ（ステータス）Ｓｔａｔｕｓ Ｏｕｔを送信する
時刻ｔ１０において、メモリコントローラ３００は、信号ＣＥｎ１をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂはディセーブルになる。
ＮＡＮＤチップＡ２００Ａは、時刻ｔ８において、ＮＡＮＤチップＡ２００Ａの終端回路２０３、２１８、及び２１９をイネーブルにし、時刻ｔ９において、終端回路２０３、２１８、及び２１９をディセーブルにする。言い換えると、終端回路２０３、２１８、及び２１９がそれぞれノードＤＱＩ、ＤＱＳＩ、及びＤＱＳｎＩを終端する、すなわち終端回路２０３、２１８、及び２１９がイネーブルになる時間は、時刻ｔ８から時刻ｔ９までの間である。例えば、ＮＡＮＤチップＡ２００Ａは、信号ＣＥｎ１がローレベルの間に、書込みコマンド８０ｈ及び全てのアドレスＡＤＤを受け取った後に信号ＤＱＳがローレベルになったことに基づいて、終端回路２０３、２１８、及び２１９をイネーブルにする。さらに、ＮＡＮＤチップＡ２００Ａは、全ての書込みデータＤの受信後に信号ＣＬＥがハイレベルになったことに基づいて、終端回路２０３、２１８、及び２１９をディセーブルにする。
以上のタイミングチャートより、第１実施形態に係るメモリシステム１００における、終端回路がイネーブルになるタイミングについてまとめる。ＮＡＮＤチップＡ２００Ａの有する終端回路２０３、２１８、２１９、２２０、及び（又は）２２２をイネーブルにするタイミングは、メモリコントローラ３００が、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱの組み合わせによって決定し、ＮＡＮＤチップＡ２００Ａに指示を出している。このため、終端回路をイネーブルにするための専用のコマンド等は用いていない。
［１－３］利点（効果）
以上で説明した第１実施形態に係るメモリシステム１００によれば、半導体記憶装置２００は、送信方法と受信方法とをそれぞれ２種類有し、メモリコントローラ３００は、送信方法と受信方法とをそれぞれ２種類有している。メモリシステム１００は、信号ＤＱの種類に基づいて、より適切な送受信方法を選択できる。また、受信した信号のうち、振幅の小さい方の信号を終端することが可能である。以下に、第１実施形態に係るメモリシステム１００の詳細な効果について説明する。
ＮＡＮＤにおいて、ＮＡＮＤバスを介するデータ転送を高速化するために、振幅の小さい信号を用いてデータを転送することが有用である。その方法の１つとして、ＬＶＳＴＬのような終端方法が用いられ得る。しかしながら、ＬＶＳＴＬのような終端方法を用いる場合、振幅の小さい信号を送受信することが可能な送信部及び受信部が必要である。一方、高速（高周波）での送受信が求められるＤａｔａＯｕｔｐｕｔ等の送受信には振幅の小さい信号を用いたいが、それほど高速な送受信が求められないコマンド及びアドレス等の送受信には、振幅の大きい信号を用いて信号の信頼性を担保したいという要請もある。
これに対して、第１実施形態に係るメモリシステム１００は、振幅の大きいＤＱ信号と、振幅の小さいＤＱ信号との両方を送受信できる送信部２０２及び３０２並びに受信部２０１及び３０１を備えている。その結果、第１実施形態に係るメモリシステム１００は、信号ＤＱの種類によって、振幅の大きい信号で送受信を行うか、振幅の小さい信号で送受信を行うかを選択することが可能である。具体的には、メモリシステム１００は、高速（高周波）での送受信が必要とされる種類の信号ＤＱ（例えばＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔ）においては、振幅の小さい信号で送受信を行い、低速（低周波）でも支障の無い種類の信号ＤＱ（例えばコマンド又はアドレス、ステータス、並びにパラレルステータス）においては、信頼性の高い、振幅の大きい信号で送受信を行う。
また、メモリシステム１００は、振幅の小さい信号を送受信することが可能な送受信部を備えたことにより、ＬＶＳＴＬの終端回路を用いることが出来る。メモリシステム１００は、振幅の小さい信号を受信する際には、ＬＶＳＴＬの終端回路をイネーブルすることによって、信号を受信するノードにおけるインピーダンスを調整することが出来る。メモリシステム１００は、ＬＶＳＴＬの終端回路をイネーブルすることによって、信号の振幅を更に小さくすることが可能であり、更に高速な送受信を行うことが可能である。また、ＬＶＳＴＬ（low voltage swing terminated logic）方式による終端回路は、終端での貫通電流を抑制することが出来るので、例えばＣＴＴ（center tapped termination）方式やＰＯＤ（pseudo open drain）方式のようなＬｅｇａｃｙ方式による終端回路と比較して、消費電力を抑制することが可能である。
［２］第２実施形態
以下、第２実施形態に係るメモリコントローラ３００及び半導体記憶装置２００について説明される。
［２－１］構成（構造）
前述の通り、第１実施形態に係るメモリコントローラ３００は、送信方法と受信方法とをそれぞれ２種類有し、半導体記憶装置２００は、送信方法と受信方法をそれぞれ２種類有している。これに対し、第２実施形態に係るメモリコントローラ３００は送信方法を２種類、受信方法を１種類有していて、半導体記憶装置２００は、送信方法を１種類、受信方法を２種類有している。その他の点については、第２実施形態は、第１実施形態とほぼ同様である。
具体的には、第２実施形態に係るメモリシステム１００は、送信部２０２、２１５、及び２１６並びに受信部３０１、３０６、及び３０７の構成が第１実施形態と異なる。第２実施形態に係る送信部２０２、２１５、及び２１６並びに受信部３０１、３０６、及び３０７は、第１実施形態に係る送信部２０２、２１５、及び２１６並びに受信部３０１、３０６、及び３０７との区別のために、それぞれ送信部２０２＿Ｂ、２１５＿Ｂ、及び２１６＿Ｂ並びに受信部３０１＿Ｂ、３０６＿Ｂ、及び３０７＿Ｂと称される。第２実施形態に係るメモリシステム１００における送信部３０２、３０９～３１１、及び３１４並びに受信部２０１、２１２～２１４、及び２２１の構成は第１実施形態と同様である為、説明は省略される。以下では、第２実施形態に係るメモリシステム１００について、第１実施形態と異なる点について主に説明される。
［２－１－１］メモリシステムの回路構成
図２３は、第２実施形態に係る半導体記憶装置２００における送信部２０２＿Ｂの構成例を示す回路図である。図２３は、図６で述べられた送信部２０２の第２実施形態における詳細な回路構造を示す。送信部２０２と同様に、送信部２０２＿Ｂは、信号ＤＱとして伝送される信号に基づいてノードＤＱＩの電圧を制御する。以下、送信部２０２＿Ｂに信号ＤＱとして伝送される信号は、信号ＩＮ２と称される。
送信部２０２＿Ｂは、送信部２０２と異なり、送信方法を１種類のみ有し、受信した信号ＤＱの種類に依らず、振幅の小さい信号（後述）を送信する。従って、送信部２０２＿Ｂがイネーブル信号生成回路２０４から受信するイネーブル信号も１種類であり、イネーブル信号ＯＵＴＥＮに基づいて信号を送信する。ここで、イネーブル信号ＯＵＴＥＮに基づいて送信部２０２＿Ｂから送信された信号ＩＮ２は、信号ＬＶＳＴＬ＿ＩＮ２と称される。信号ＬＶＳＴＬ＿ＩＮ２は、例えば送信部３０２が送信する信号Ｌｅｇａｃｙ＿ＩＮ１よりも小さい振幅を有する。
送信部２０２＿Ｂは、ＮＭＯＳトランジスタ２０２Ｆ及び２０２Ｇ、ＡＮＤゲート２０２Ｈ、インバータ２０２Ｉ、並びにＮＯＲゲート２０２Ｊを備える。ＮＭＯＳトランジスタ２０２Ｆの第１端は、電源電圧ＶＣＣｑのノードに電気的に接続される。ＮＭＯＳトランジスタ２０２Ｆの第２端は、ノードＤＱＩに接続される。
ＮＭＯＳトランジスタ２０２Ｇの第１端は、ノードＤＱＩに接続される。ＮＭＯＳトランジスタ２０２Ｇの第２端は、接地電圧ＶＳＳｑのノードに電気的に接続される。ＡＮＤゲート２０２Ｈの第１入力端は、イネーブル信号生成回路２０４から、イネーブル信号ＯＵＴＥＮを受信する。ＡＮＤゲート２０２Ｈの第２入力端は、ラッチ回路２０６から信号ＩＮ２を受信する。ＡＮＤゲート２０２Ｈの出力端は、ＮＭＯＳトランジスタ２０２Ｆの制御端子に接続される。ＡＮＤゲート２０２Ｈは、第１入力端から受信した信号と、第２入力端から受信した信号の論理積を出力端からＮＭＯＳトランジスタ２０２Ｆの制御端子に送信する。
インバータ２０２Ｉの入力端は、イネーブル信号生成回路２０４から、イネーブル信号ＯＵＴＥＮを受信する。インバータ２０２Ｉは、受信した信号ＯＵＴＥＮ２の論理反転を出力端からＮＯＲゲート２０２Ｊの第１入力端に送信する。
ＮＯＲゲート２０２Ｊの第１入力端は、インバータ２０２Ｉの出力端に接続されている。ＮＯＲゲート２０２Ｊの第２入力端は、ラッチ回路２０６から信号ＩＮ２を受信する。ＮＯＲゲート２０２Ｊの出力端は、ＮＭＯＳトランジスタ２０２Ｇの制御端子に接続される。ＮＯＲゲート２０２Ｊは、第１入力端から受信した信号と、第２入力端から受信した信号の否定論理和を出力端からＮＭＯＳトランジスタ２０２Ｇの制御端子に送信する。
このように送信部２０２＿Ｂは、送信部２０２と異なり、送信方法を１種類のみ有し、受信した信号ＤＱの種類に依らず、信号ＬＶＳＴＬ＿ＩＮ２を送信する。信号ＬＶＳＴＬ＿ＩＮ２の振幅が小さくなるのは、電圧ＶＣＣｑは、ＮＭＯＳトランジスタ２０２Ｆを介して転送されるため、転送される電圧は、ＮＭＯＳトランジスタ２０２Ｆの閾値電圧の分、電圧ＶＣＣｑより低いためである。
送信部２１５＿Ｂ及び２１６＿Ｂは、送信部２０２＿Ｂと同様の構成及び機能であるため、説明は省略される。
図２３に示された送信部２０２＿Ｂの回路図は、構成の一例である。そのため送信部２０２＿Ｂは、図２３で述べられたものと同様の機能を有するものであれば、回路構成はその他の構造を有していても良い。ここで、第２実施形態に係るメモリシステム１００における送信部が有する機能は、メモリコントローラ３００が送信方法を２種類、半導体記憶装置２００が送信方法を１種類有すること、メモリコントローラ３００の送信方法が信号ＤＱの種類によって適切な方法が決定され、半導体記憶装置２００の送信方法は信号ＤＱの種類によらないこと、を含む。
図２４は、第２実施形態に係る半導体記憶装置２００における受信部３０１＿Ｂの構成例を示す回路図である。図２４は、図５で述べられた受信部３０１の詳細な回路構造を示す。受信部３０１＿Ｂは、受信部３０１と異なり、受信方法を１種類のみ有し、受信した信号ＤＱの種類によらず、振幅の小さい信号（後述）を受信する。従って、受信部３０１＿Ｂがイネーブル信号生成回路３０４から受信するイネーブル信号も１種類であり、イネーブル信号ＩＮＥＮに基づいて、信号ＤＱの受信に関する動作を行う。
受信部３０１＿Ｂは、送信部２０２＿Ｂから送信された信号ＬＶＳＴＬ＿ＩＮ２を受信する。信号ＬＶＳＴＬ＿ＩＮ２は、例えば受信部２０１が受信するＬｅｇａｃｙ＿ＩＮ１よりも小さい振幅を有する。
受信部３０１＿Ｂは、差動増幅回路３０１Ｂを備える。差動増幅回路３０１Ｂは、第１入力端から信号ＬＶＳＴＬ＿ＩＮ２を受信する。差動増幅回路３０１Ｂの第２入力端には、参照電圧ＶＲＥＦｑ２が印加される。
差動増幅回路３０１Ｂは、イネーブル信号生成回路３０４から、イネーブル信号ＩＮＥＮを受信する。イネーブル信号ＩＮＥＮがハイレベルであるとき、差動増幅回路３０１Ｂはイネーブル状態となる。差動増幅回路３０１Ｂは、受信した信号ＬＶＳＴＬ＿ＩＮ２と参照電圧ＶＲＥＦｑ２を差動増幅して信号ＬＶＳＴＬ＿ＯＵＴ２を生成し、メモリコントローラ３００中の別の要素へ出力する。
このように受信部３０１＿Ｂは、受信部３０１と異なり、受信方法を１種類のみ有し、受信した信号ＤＱの種類によらず、信号ＬＶＳＴＬ＿ＯＵＴ２を出力する。出力信号ＬＶＳＴＬ＿ＯＵＴ２は、信号ＬＶＳＴＬ＿ＩＮ２に基づく信号であるため、例えば受信部２０１の出力信号Ｌｅｇａｃｙ＿ＯＵＴ２（信号Ｌｅｇａｃｙ＿ＩＮ２に基づく信号）よりも小さい振幅を有する。
受信部３０６＿Ｂ及び３０７＿Ｂは、受信部３０１＿Ｂと同様の構成及び機能であるため、説明は省略される。ここで、信号ＬＶＳＴＬ＿ＩＮ２と同様に、送信部２１５＿Ｂから送信され、受信部３０６＿Ｂが受信する信号は、ＬＶＳＴＬ＿ＤＱＳ２と称される。信号ＬＶＳＴＬ＿ＤＱＳ２は、例えば受信部２１２が受信する信号Ｌｅｇａｃｙ＿ＤＱＳ１と比較して、小さい振幅を有する。
図２４に示された受信部３０１＿Ｂの回路図は、構成の一例である。そのため受信部３０１＿Ｂは、図２４で述べられたものと同様の機能を有するものであれば、回路構成はその他の構造を有していても良い。ここで、第２実施形態に係るメモリシステム１００における受信部が有する機能は、メモリコントローラ３００が受信方法を１種類、半導体記憶装置２００が、受信方法を２種類有すること、メモリコントローラ３００の受信方法は信号ＤＱの種類によらないこと、半導体記憶装置２００の受信方法が信号ＤＱの種類によって適切な方法が決定されること、を含む。
［２－２］動作
第１実施形態と同様に、第２実施形態に係る半導体記憶装置２００において、ＮＡＮＤチップＡ２００Ａ（図２にて記載）の送受信方法及び終端方法と同様の送受信方法及び終端方法を、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄも有する。
第１実施形態において記述されるように、ＮＡＮＤチップＡ２００Ａが選択ＮＡＮＤチップである場合、ＮＡＮＤチップＡ２００Ａの終端回路がイネーブルされてもよいし、非選択ＮＡＮＤチップの終端回路がイネーブルされてもよい。第２実施形態では、選択ＮＡＮＤチップがＮＡＮＤチップＡ２００Ａであり、ＮＡＮＤチップＡ２００Ａの終端回路をイネーブルさせる場合の例について記載される。
第２実施形態に係る半導体記憶装置２００及びメモリコントローラ３００が、ＤＱ信号を受信する際の終端方法について述べる。図２５は、第２実施形態に係る半導体記憶装置２００及びメモリコントローラに３００おける信号ＤＱの終端方法を示す。図２５に示されるように、メモリコントローラに３００の終端回路３０３は、受信部３０１＿Ｂが信号ＬＶＳＴＬ＿ＩＮ２を受信するとき、ノードＤＱＯを終端する。
また、ＮＡＮＤチップＡ２００Ａの終端回路２０３は、第１実施形態と同様に、受信部２０１が信号ＬＶＳＴＬ＿ＩＮ１を受信するとき、ノードＤＱＩを終端する。終端回路２０３は、受信部２０１が信号Ｌｅｇａｃｙ＿ＩＮ１を受信するとき、ノードＤＱＩを終端していない。
第２実施形態に係る半導体記憶装置２００は、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの送信方法をそれぞれ１種類、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの受信方法をそれぞれ２種類有し、どの受信方法が選択されるかは、信号ＤＱの種類によって決定される。また、半導体記憶装置２００は、送受信方法に応じて終端方法を選択できる。ノードＤＱＩの終端には、ＮＡＮＤチップＡ２００Ａの終端回路２０３が用いられる。また、第２実施形態に係るメモリコントローラ３００は、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送信方法をそれぞれ２種類、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの受信方法をそれぞれ１種類有し、どの送信方法が選択されるかは、信号ＤＱの種類によって決定される。また、メモリコントローラ３００は、送受信方法に応じて終端方法を選択できる。
以下では、コマンド又はアドレス、ステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔの６種類の信号ＤＱが送受信される場合における、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送受信方法及び終端方法について記述される。
図２６は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。図２６は、信号ＤＱＳ及びＤＱＳｎのうちの信号ＤＱＳについて示すが、信号ＤＱＳｎは、信号ＤＱＳの反転論理の信号であり、よって、信号ＤＱＳと同じである。また、図２６は、信号ＲＥｎ及びＲＥのうちの信号ＲＥについて示すが、信号ＲＥｎは、信号ＲＥの反転論理の信号であり、よって、信号ＲＥと同じである。図２５で述べられたように、第２実施形態では、半導体記憶装置２００において、終端回路として、選択ＮＡＮＤチップであるＮＡＮＤチップＡ２００Ａが有する終端回路２０３、２１８、２１９、２２０、及び（又は）２２２のみが使用される。図２６に示されるように、信号ＤＱの種類がコマンド又はアドレスであるときについては、第１実施形態（図１９を参照）と同じである。
次に、信号ＤＱの種類がステータスであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ２がＮＡＮＤチップＡ２００Ａから送信され、メモリコントローラ３００によって受信される。このときメモリコントローラ３００の終端回路３０３はノードＤＱＯを終端する。また、信号ＤＱＳとして、信号ＬＶＳＴＬ＿ＤＱＳ２がＮＡＮＤチップＡ２００Ａから送信され、メモリコントローラ３００によって受信される。このときメモリコントローラ３００の終端回路３１２及び３１３はそれぞれノードＤＱＳＯ及びＤＱＳｎＯを終端する。また、信号ＲＥとして、信号ＬＶＳＴＬ＿ＲＥ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａによって受信される。このときＮＡＮＤチップＡ２００Ａの終端回路２２０及び２２２はノードＲＥｎＩ及びＲＥＩを終端する。
次に、信号ＤＱの種類がパラレルステータスであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ２がＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂから送信され、メモリコントローラ３００によって受信される。このときメモリコントローラ３００の終端回路３０３はノードＤＱＯを終端する。また、信号ＤＱＳとして、信号ＬＶＳＴＬ＿ＤＱＳ２がＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂから送信され、メモリコントローラ３００によって受信される。このときメモリコントローラ３００の終端回路３１２及び３１３はノードＤＱＳＯ及びＤＱＳｎＯを終端する。また、信号ＲＥとして、信号Ｌｅｇａｃｙ＿ＲＥ１がメモリコントローラ３００から送信されＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂによって受信される。
また、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａであるとき、ＤａｔａＯｕｔｐｕｔであるとき、ＤａｔａＩｎｐｕｔであるときについては、第１実施形態（図１９を参照）と同じである。
図２６で述べられたように、第２実施形態に係るメモリコントローラ３００及び（又は）半導体記憶装置２００は、信号ＤＱの種類がステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔであるとき、各ノードの終端を行う。以下では終端回路がイネーブルになるタイミングについて述べる。
図２７は、第２実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図２７は、信号ＤＱの種類がステータス及びパラレルステータスであるとき、終端回路がイネーブルになるタイミングを示している。ステータスとパラレルステータスについては同様のタイミングチャートを有するため、どちらも図２７を用いて説明される。図２７には、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。
時刻ｔ１において、メモリコントローラ３００は、信号ＣＥｎ１をローレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂがイネーブルになる。時刻ｔ２を含む期間に亘って、メモリコントローラ３００は、信号ＣＬＥをハイレベルにするとともに、信号ＤＱとしてステータスリードコマンド７０ｈ又は７８ｈを送信する。ステータスリードコマンド７０ｈ及び７８ｈは、ステータスデータの出力を指示する。ステータスリードコマンド７０ｈ又は７８ｈの送信に伴って、時刻ｔ２において、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
時刻ｔ３において、メモリコントローラ３００は、信号ＲＥｎをローレベルにする。その後、信号ＤＱとしてステータスＳｔａｔｕｓ Ｏｕｔを送信する。
時刻ｔ４において、メモリコントローラ３００は、信号ＣＥｎ１をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂはディセーブルになる。
まず、信号ＤＱの種類がステータスであるときの、終端回路がイネーブルになるタイミングについて述べる。メモリコントローラ３００は、時刻ｔ３において、メモリコントローラ３００の終端回路３０３、３１２、及び３１３をイネーブルにし、時刻ｔ４において、終端回路３０３、３１２、及び３１３をディセーブルにする。言い換えると、終端回路３０３、３１２、及び３１３がそれぞれノードＤＱＯ、ＤＱＳＯ、及びＤＱＳｎＯを終端する、すなわち終端回路３０３、３１２、及び３１３がイネーブルになる時間は、時刻ｔ３から時刻ｔ４までの間である。例えば、メモリコントローラ３００は、ステータスリードコマンド７０ｈの送信後に信号ＲＥｎをローレベルにすることに合わせて、終端回路３０３、３１２、及び３１３をイネーブルにする。さらに、メモリコントローラ３００は、ステータスＳｔａｔｕｓ Ｏｕｔの受信の完了後に信号ＣＥｎ１をハイレベルにすることに合わせて、終端回路３０３、３１２、及び３１３をディセーブルにする。
また、ＮＡＮＤチップＡ２００Ａは、時刻ｔ３において、ＮＡＮＤチップＡ２００Ａの終端回路２２０及び２２２をイネーブルにし、時刻ｔ４において、終端回路２２０及び２２２をディセーブルにする。言い換えると終端回路２２０及び２２２がそれぞれノードＲＥｎＩ及びＲＥＩを終端する、すなわち終端回路２２０及び２２２がイネーブルになる時間は、時刻ｔ３から時刻ｔ４までの間である。
例えば、ＮＡＮＤチップ２００Ａは、信号ＣＥｎ１がローレベルの間に、ステータスリードコマンド７０ｈの受信後に信号ＲＥｎがローレベルになったことに基づいて、終端回路２２０及び２２２をイネーブルにする。さらに、ＮＡＮＤチップ２００Ａは、信号ＣＥｎ１がハイレベルになったことに基づいて、終端回路２２０及び２２２をディセーブルにする。
信号ＤＱの種類がパラレルステータスであるときのタイミングチャート及び終端回路がイネーブルになるタイミングについては、ステータスデータの内容の違いのみで、図２７を参照して、ここまで述べられたステータスであるときと同じである。
信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔであるときのタイミングチャート及び終端回路がイネーブルになるタイミングは、第１実施形態と同じである。すなわち、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａであるときのタイミングチャート及び終端回路がイネーブルになるタイミングは、図２０に示されるタイミングと同じである。信号ＤＱの種類がＤａｔａＯｕｔｐｕｔであるときのタイミングチャート及び終端回路がイネーブルになるタイミングは、図２１に示されるタイミングと同じである。信号ＤＱの種類がＤａｔａＩｎｐｕｔであるときのタイミングチャート及び終端回路がイネーブルになるタイミングは、図２２に示されるタイミングと同じである。
以上より、第１実施形態と同様に、第２実施形態において、ＮＡＮＤチップＡ２００Ａの有する終端回路２０３、２１８、２１９、２２０、及び（又は）２２２をイネーブルにするタイミングは、メモリコントローラ３００が、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱの組み合わせによって決定し、ＮＡＮＤチップＡ２００Ａに指示を出している。このため、終端回路をイネーブルにするための専用のコマンド等は用いていない。
［２－３］利点（効果）
以上で説明した第２実施形態に係るメモリシステム１００によれば、第１実施形態に係るメモリシステム１００と比較して、回路面積を削減すること、入出力ピンに寄生している容量を削減すること、制御に要する時間を削減すること等が可能である。また、第２実施形態に係るメモリシステム１００は、第１実施形態と同様に、受信した信号のうち、振幅の小さい信号を終端することが可能である。以下、第２実施形態に係るメモリシステム１００の詳細な効果について説明される。
第２実施形態に係るメモリシステム１００において、メモリコントローラ３００は送信方法を２種類、受信方法を１種類有していて、半導体記憶装置２００は、送信方法を１種類、受信方法を２種類有している。このため第２実施形態に係るメモリシステム１００は、メモリコントローラ３００及び半導体記憶装置２００に送受信方法をそれぞれ２種類有している第１実施形態と比較して、送信部及び受信部の構成を簡略化することが可能である。送信部及び受信部の構成が簡略化することにより、第２実施形態に係るメモリシステム１００は、第１実施形態に係るメモリシステム１００と比較して、回路面積を削減することと、入出力ピンに寄生している容量を削減することが可能である。
また、第１実施形態に係るメモリシステム１００は、メモリコントローラ３００及び半導体記憶装置２００に送受信方法をそれぞれ２種類有していることから、どの送受信方法を用いるかを制御するためにイネーブル信号を２種類用い、参照電圧を２種類用い、更に終端回路をイネーブルにするかどうかを使い分けている。
第２実施形態に係るメモリシステム１００において、送信部２０２＿Ｂから送信され、受信部３０１＿Ｂが受信する信号は信号ＬＶＳＴＬ＿ＯＵＴ２の１種類のみである。このためイネーブル信号と参照電圧ＶＲＥＦｑはそれぞれ１種類のみであり、終端回路も常にイネーブルであり、第１実施形態よりも制御が容易である。
さらに、第２実施形態に係るメモリシステム１００は、振幅の大きいＤＱ信号と、振幅の小さいＤＱ信号との両方を送受信できる送信部３０２及び受信部２０１を備えている。その結果、第２実施形態に係るメモリシステム１００は、メモリコントローラ３００から半導体記憶装置２００に信号を送信する場合において、信号ＤＱの種類によって、振幅の大きい信号で送受信を行うか、振幅の小さい信号で送受信を行うかを選択することが可能である。具体的には、メモリシステム１００は、例えばステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔのような信号ＤＱを送信する場合においては、振幅の小さい信号で送受信を行い、例えばコマンド又はアドレスのような信号ＤＱを送信する場合においては、信頼性の高い、振幅の大きい信号で送受信を行うことが出来る。コマンド及びアドレス等の送受信には、振幅の大きい信号を用いて信号の信頼性を担保することか可能である。
また、第２実施形態に係るメモリシステム１００は、第１実施形態に係るメモリシステム１００と同様に、振幅の小さい信号を送受信することが可能な送受信部を備えていることにより、ＬＶＳＴＬの終端回路を用いることが出来る。このため、第２実施形態に係るメモリシステム１００は、ＬＶＳＴＬの終端回路をイネーブルすることによって、信号の振幅を更に小さくすることが可能であり、更に高速な送受信を行うことが可能である。また、ＬＶＳＴＬ方式による終端回路は、終端での貫通電流を抑制することが出来るので、例えばＣＴＴ方式やＰＯＤ方式のようなＬｅｇａｃｙ方式による終端回路と比較して、消費電力を抑制することが可能である。
［３］第３実施形態
以下、第３実施形態に係るメモリコントローラ３００及び半導体記憶装置２００について説明される。
［３－１］構成（構造）
前述の通り、第２実施形態に係るメモリコントローラ３００は送信方法を２種類、受信方法を１種類有していて、半導体記憶装置２００は、送信方法を１種類、受信方法を２種類有している。これに対し、第３実施形態に係るメモリコントローラ３００は、送信方法と受信方法とをそれぞれ１種類有し、半導体記憶装置２００は、送信方法と受信方法をそれぞれ１種類有している。その他の点については、第３実施形態は、第２実施形態とほぼ同様である。
具体的には、第３実施形態に係るメモリシステム１００は、送信部３０２、３０９～３１１、及び３１４並びに受信部２０１、２１２～２１４、及び２２１の構成が第２実施形態と異なる。第３実施形態に係る送信部３０２、３０９～３１１、及び３１４並びに受信部２０１、２１２～２１４、及び２２１は、第２実施形態に係る送信部３０２、３０９～３１１、及び３１４並びに受信部２０１、２１２～２１４、及び２２１との区別のために、それぞれ送信部３０２＿Ｃ、３０９＿Ｃ～３１１＿Ｃ、及び３１４＿Ｃ並びに受信部２０１＿Ｃ、２１２＿Ｃ～２１４＿Ｃ、及び２２１＿Ｃと称される。第３実施形態に係るメモリシステム１００における送信部２０２、２１５、及び２１６並びに受信部３０１、３０６、及び３０７の構成は第２実施形態の送信部２０２＿Ｂ、２１５＿Ｂ、及び２１６＿Ｂ並びに受信部３０１＿Ｂ、３０６＿Ｂ、及び３０７＿Ｂと同様である為、説明は省略される。しかしながら、第２実施形態と区別するために、第３実施形態における送信部２０２、２１５、及び２１６並びに受信部３０１、３０６、及び３０７は、それぞれ送信部２０２＿Ｃ、２１５＿Ｃ、及び２１６＿Ｃ並びに受信部３０１＿Ｃ、３０６＿Ｃ、及び３０７＿Ｃと称される。以下では、第３実施形態に係るメモリシステム１００について、第２実施形態と異なる点について主に説明される。
［３－１－１］メモリシステムの回路構成
図２８は、第３実施形態に係る半導体記憶装置２００における送信部３０２＿Ｃの構成例を示す回路図である。図２８は、図５で述べられた送信部３０２の第３実施形態における詳細な回路構造を示す。送信部３０２と同様に、送信部３０２＿Ｃは、信号ＤＱとして伝送される信号に基づいてノードＤＱＯの電圧を制御する。送信部３０２＿Ｃは、送信部２０２＿Ｂと同様の構造及び機能を有する。以下、送信部３０２＿Ｃに信号ＤＱとして伝送される信号は、信号ＩＮ１と称される。
送信部３０２＿Ｃは、送信部３０２と異なり、送信方法を１種類のみ有し、受信した信号ＤＱの種類に依らず、振幅の小さい信号（後述）を送信する。従って、送信部３０２＿Ｃがイネーブル信号生成回路３０４から受信するイネーブル信号も１種類であり、イネーブル信号ＯＵＴＥＮに基づいて信号を送信する。ここで、イネーブル信号ＯＵＴＥＮに基づいて送信部３０２＿Ｃから送信された信号ＩＮ１は、信号ＬＶＳＴＬ＿ＩＮ１と称される。信号ＬＶＳＴＬ＿ＩＮ１は、例えば送信部３０２が送信するＬｅｇａｃｙ＿ＩＮ１よりも小さい振幅を有する。
送信部３０２＿Ｃは、ＮＭＯＳトランジスタ３０２Ｆ及び３０２Ｇ、ＡＮＤゲート３０２Ｈ、インバータ３０２Ｉ、並びにＮＯＲゲート３０２Ｊを備える。ＮＭＯＳトランジスタ３０２Ｆの第１端は、電源電圧ＶＣＣｑのノードに電気的に接続される。ＮＭＯＳトランジスタ３０２Ｆの第２端は、ノードＤＱＯに接続される。
ＮＭＯＳトランジスタ３０２Ｇの第１端は、ノードＤＱＯに接続される。ＮＭＯＳトランジスタ３０２Ｇの第２端は、接地電圧ＶＳＳｑのノードに電気的に接続される。ＡＮＤゲート３０２Ｈの第１入力端は、イネーブル信号生成回路３０４から、イネーブル信号ＯＵＴＥＮを受信する。ＡＮＤゲート３０２Ｈの第２入力端は、メモリコントローラ３００中の図示せぬ別の要素から信号ＩＮ１を受信する。ＡＮＤゲート３０２Ｈの出力端は、ＮＭＯＳトランジスタ３０２Ｆの制御端子に接続される。ＡＮＤゲート３０２Ｈは、第１入力端から受信した信号と、第２入力端から受信した信号の論理積を出力端からＮＭＯＳトランジスタ３０２Ｆの制御端子に送信する。
インバータ３０２Ｉの入力端は、イネーブル信号生成回路３０４から、イネーブル信号ＯＵＴＥＮを受信する。インバータ３０２Ｉは、受信した信号ＯＵＴＥＮ１の論理反転を出力端からＮＯＲゲート３０２Ｊの第１入力端に送信する。
ＮＯＲゲート３０２Ｊの第１入力端は、インバータ３０２Ｉの出力端に接続されている。ＮＯＲゲート３０２Ｊの第２入力端は、メモリコントローラ３００中の図示せぬ別の要素から信号ＩＮ１を受信する。ＮＯＲゲート３０２Ｊの出力端は、ＮＭＯＳトランジスタ３０２Ｇの制御端子に接続される。ＮＯＲゲート３０２Ｊは、第１入力端から受信した信号と、第２入力端から受信した信号の否定論理和を出力端からＮＭＯＳトランジスタ３０２Ｇの制御端子に送信する。
このように送信部３０２＿Ｃは、送信部３０２と異なり、送信方法を１種類のみ有し、受信した信号ＤＱの種類に依らず、信号ＬＶＳＴＬ＿ＩＮ１を送信する。信号ＬＶＳＴＬ＿ＩＮ１の振幅が小さくなるのは、電圧ＶＣＣｑは、ＮＭＯＳトランジスタ３０２Ｆを介して転送されるため、転送される電圧は、ＮＭＯＳトランジスタ３０２Ｆの閾値電圧の分、電圧ＶＣＣｑより低いためである。
送信部３０９＿Ｃ～３１１＿Ｃ及び３１４＿Ｃは、送信部３０２＿Ｃと同様の構成及び機能であるため、説明は省略される。
図２８に示された送信部３０２＿Ｃの回路図は、構成の一例である。そのため送信部３０２＿Ｃは、図２８で述べられたものと同様の機能を有するものであれば、回路構成はその他の構造を有していても良い。ここで、第３実施形態に係るメモリシステム１００における送信部が有する機能は、メモリコントローラ３００が送信方法を１種類、半導体記憶装置２００が、送信方法を１種類有すること、メモリコントローラ３００及び半導体記憶装置２００の送信方法は信号ＤＱの種類によらないこと、を含む。
図２９は、第３実施形態に係る半導体記憶装置２００における受信部２０１＿Ｃの構成例を示す回路図である。図２９は、図６で述べられた受信部２０１の詳細な回路構造を示す。受信部２０１＿Ｃは、受信部２０１と異なり、受信方法を１種類のみ有し、受信した信号ＤＱの種類に依らず、振幅の小さい信号（後述）を受信する。従って、受信部２０１＿Ｃがイネーブル信号生成回路２０４から受信するイネーブル信号も１種類であり、イネーブル信号ＩＮＥＮに基づいて、信号ＤＱの受信に関する動作を行う。
受信部２０１＿Ｃは、送信部３０２＿Ｃから送信された信号ＬＶＳＴＬ＿ＩＮ１を受信する。信号ＬＶＳＴＬ＿ＩＮ１は、例えば受信部２０１が受信するＬｅｇａｃｙ＿ＩＮ１よりも小さい振幅を有する。
受信部２０１＿Ｃは、差動増幅回路２０１Ｂを備える。差動増幅回路２０１Ｂは、第１入力端から信号ＬＶＳＴＬ＿ＩＮ１を受信する。差動増幅回路２０１Ｂの第２入力端には、参照電圧ＶＲＥＦｑ２が印加される。
差動増幅回路２０１Ｂは、イネーブル信号生成回路２０４から、イネーブル信号ＩＮＥＮを受信する。イネーブル信号ＩＮＥＮがハイレベルであるとき、差動増幅回路２０１Ｂはイネーブル状態となる。差動増幅回路２０１Ｂは、受信した信号ＬＶＳＴＬ＿ＩＮ１と参照電圧ＶＲＥＦｑ２を差動増幅して信号ＬＶＳＴＬ＿ＯＵＴ１を生成し、ラッチ回路２０６へ出力する。
このように受信部２０１＿Ｃは、受信部２０１と異なり、受信方法を１種類のみ有し、受信した信号ＤＱの種類に依らず、信号ＬＶＳＴＬ＿ＯＵＴ１を出力する。出力信号ＬＶＳＴＬ＿ＯＵＴ１は、信号ＬＶＳＴＬ＿ＩＮ１に基づく信号であるため、例えば受信部２０１の出力信号Ｌｅｇａｃｙ＿ＯＵＴ１（信号Ｌｅｇａｃｙ＿ＩＮ１に基づく信号）よりも小さい振幅を有する。
受信部２１２＿Ｃ～２１４＿Ｃ及び２２１＿Ｃは、受信部２０１＿Ｃと同様の構成及び機能であるため、説明は省略される。ここで、信号ＬＶＳＴＬ＿ＩＮ１と同様に、送信部３０９＿Ｃから送信され、受信部２１２＿Ｃが受信する信号は、信号ＬＶＳＴＬ＿ＤＱＳ１と称される。信号ＬＶＳＴＬ＿ＤＱＳ１は、例えば受信部２１２が受信する信号Ｌｅｇａｃｙ＿ＤＱＳ１と比較して、小さい振幅を有する。
送信部３１４＿Ｃから送信され、受信部２２１＿Ｃが受信する信号は、信号ＬＶＳＴＬ＿ＲＥ１と称される。信号ＬＶＳＴＬ＿ＲＥ１は、例えば受信部２２１が受信するＬｅｇａｃｙ＿ＲＥ１と比較して、小さい振幅を有する。
図２９に示された受信部２０１＿Ｃの回路図は、構成の一例である。そのため受信部２０１＿Ｃは、図２９で述べられたものと同様の機能を有するものであれば、回路構成はその他の構造を有していても良い。ここで、第３実施形態に係るメモリシステム１００における受信部が有する機能は、メモリコントローラ３００が受信方法を１種類、半導体記憶装置２００が、受信方法を１種類有すること、メモリコントローラ３００及び半導体記憶装置２００の受信方法は信号ＤＱの種類によらないこと、を含む。
［３－２］動作
第１実施形態と同様に、第３実施形態に係る半導体記憶装置２００において、ＮＡＮＤチップＡ２００Ａ（図２にて記載）の送受信方法及び終端方法と同様の送受信方法及び終端方法を、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄも有する。
第１実施形態において記述されるように、ＮＡＮＤチップＡ２００Ａが選択ＮＡＮＤチップである場合、ＮＡＮＤチップＡ２００Ａの終端回路がイネーブルされてもよいし、非選択ＮＡＮＤチップの終端回路がイネーブルされてもよい。第３実施形態では、選択ＮＡＮＤチップがＮＡＮＤチップＡ２００Ａであり、ＮＡＮＤチップＡ２００Ａの終端回路をイネーブルさせる場合の例について記載される。
第３実施形態に係る半導体記憶装置２００及びメモリコントローラ３００が、ＤＱ信号を受信する際の終端方法について述べる。図３０は、第３実施形態に係る半導体記憶装置２００及びメモリコントローラに３００おける信号ＤＱの終端方法を示す。図３０に示されるように、終端回路３０３は、第２実施形態と同様に、受信部３０１＿Ｃが信号ＬＶＳＴＬ＿ＩＮ２を受信するとき、ノードＤＱＯを終端する。
また、終端回路２０３は、受信部２０１＿Ｃが信号ＬＶＳＴＬ＿ＩＮ１を受信するとき、ノードＤＱＩを終端する。
第３実施形態に係る半導体記憶装置２００は、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの送信方法をそれぞれ１種類、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの受信方法をそれぞれ１種類有し、送受信方法は信号ＤＱの種類に依らず、常に振幅の小さい信号を送受信する。また、半導体記憶装置２００において受信部２０１＿Ｃが信号を受信する際、ＮＡＮＤチップＡ２００Ａの終端回路２０３は常にノードＤＱＩを終端している。
また、第３実施形態に係るメモリコントローラ３００は、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送信方法をそれぞれ１種類、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの受信方法をそれぞれ１種類有し、送受信方法は信号ＤＱの種類に依らず、常に振幅の小さい信号を送受信する。また、メモリコントローラ３００において受信部３０１＿Ｃが信号を受信する際、終端回路３０３は常にノードＤＱＯを終端している。
以下では、コマンド又はアドレス、ステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔの６種類の信号ＤＱが送受信される場合における、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送受信方法及び終端方法について記述される。
図３１は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。図３１は、信号ＤＱＳ及びＤＱＳｎのうちの信号ＤＱＳについて示すが、信号ＤＱＳｎは、信号ＤＱＳの反転論理の信号であり、よって、信号ＤＱＳと同じである。また、図３１は、信号ＲＥｎ及びＲＥのうちの信号ＲＥについて示すが、信号ＲＥｎは、信号ＲＥの反転論理の信号であり、よって、信号ＲＥと同じである。図３０で述べられたように、第３実施形態では、半導体記憶装置２００において、終端回路として、選択ＮＡＮＤチップであるＮＡＮＤチップＡ２００Ａの終端回路のみが使用される。図３１に示されるように、信号ＤＱの種類がコマンド又はアドレスであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂによって受信される。このときＮＡＮＤチップＡ２００Ａの終端回路２０３はノードＤＱＩを終端する。また、メモリコントローラ３００から送信される信号ＤＱＳ及びＲＥは、ローレベルに固定されている。
信号ＤＱの種類がステータスであるときは、第２実施形態（図２６を参照）と同じである。
次に、信号ＤＱの種類がパラレルステータスであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ２がＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂから送信され、メモリコントローラ３００によって受信される。このときメモリコントローラ３００の終端回路３０３はノードＤＱＯを終端する。また、信号ＤＱＳとして、信号ＬＶＳＴＬ＿ＤＱＳ２がＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂから送信され、メモリコントローラ３００によって受信される。このときメモリコントローラ３００の終端回路３１２及び３１３はノードＤＱＳＯ及びＤＱＳｎＯを終端する。また、信号ＲＥとして、信号ＬＶＳＴＬ＿ＲＥ１がメモリコントローラ３００から送信されＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂによって受信される。このときＮＡＮＤチップＡ２００Ａの終端回路２２０及び２２２はノードＲＥｎＩ及びＲＥＩを終端する。
また、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａであるとき、ＤａｔａＯｕｔｐｕｔであるとき、ＤａｔａＩｎｐｕｔであるときについては、第１実施形態（図１９を参照）と同じである。
図３１で述べられたように、第３実施形態に係るメモリコントローラ３００及び（又は）半導体記憶装置２００は、信号ＤＱの種類がコマンド又はアドレス、ステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔであるとき、各ノードの終端を行う。以下では終端回路がイネーブルになるタイミングについて述べる。
図３２は、第３実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図３２は、信号ＤＱの種類がコマンド又はアドレス及びＤａｔａＩｎｐｕｔであるとき、終端回路がイネーブルになるタイミングを示している。図３２には、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。図３２は、データ書き込みを例として示す。信号ＤＱの種類がコマンド又はアドレス及びＤａｔａＩｎｐｕｔであるとき、タイミングチャートは、第１実施形態のＤａｔａＩｎｐｕｔのとき（図２２）と同じであるが、終端回路がイネーブルになるタイミングは、第１実施形態のＤａｔａＩｎｐｕｔのときと異なる。このため図３２には、信号ＤＱの種類がコマンド又はアドレス及びＤａｔａＩｎｐｕｔであるときの終端回路がイネーブルになるタイミングについてのみ記述される。
ＮＡＮＤチップＡ２００Ａは、時刻ｔ１において、ＮＡＮＤチップＡ２００Ａの終端回路２０３、２１８、及び２１９をイネーブルにし、時刻ｔ１０において、終端回路２０３、２１８、及び２１９をディセーブルにする。言い換えると、終端回路２０３、２１８、及び２１９がそれぞれノードＤＱＩ、ＤＱＳＩ、及びＤＱＳｎＩを終端する、すなわち終端回路２０３、２１８、及び２１９がイネーブルになる時間は、時刻ｔ１から時刻ｔ１０までの間である。これは、第３実施形態において送受信される信号は１種類であるため、終端回路は、メモリコントローラ３００がＮＡＮＤチップＡ２００Ａと通信する目的でＮＡＮＤチップＡ２００Ａをイネーブルにしている間は、常にイネーブルで良いからである。例えば、ＮＡＮＤチップＡ２００Ａは、信号ＣＥｎ１がローレベルになったことに基づいて、終端回路２０３、２１８、及び２１９をイネーブルにする。さらに、ＮＡＮＤチップＡ２００Ａは、信号ＣＥｎ１がハイレベルになったことに基づいて、終端回路２０３、２１８、及び２１９をディセーブルにする。
信号ＤＱの種類がステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、及びＤａｔａＯｕｔｐｕｔであるときのタイミングチャートは、第２実施形態と同じであるが、終端回路がイネーブルになるタイミングは、第２実施形態と異なる。このため、以下では、信号ＤＱの種類がステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、及びＤａｔａＯｕｔｐｕｔであるときの終端回路がイネーブルになるタイミングについてのみ記述される。
図３３は、第３実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図３３は、信号ＤＱの種類がステータス及びパラレルステータスであるとき、終端回路がイネーブルになるタイミングを示している。ステータス及びパラレルステータスについてのタイミングチャートは図２７と同様である。
メモリコントローラ３００は、時刻ｔ３において、メモリコントローラ３００の終端回路３０３、３１２、及び３１３をイネーブルにし、時刻ｔ４において、終端回路３０３、３１２、及び３１３をディセーブルにする。言い換えると、終端回路３０３、３１２、及び３１３がそれぞれノードＤＱＯ、ＤＱＳＯ、及びＤＱＳｎＯを終端する、すなわち終端回路３０３、３１２、及び３１３がイネーブルになる時間は、時刻ｔ３から時刻ｔ４までの間である。例えば、メモリコントローラ３００は、ステータスリードコマンド７０ｈ又は７８ｈの送信後に信号ＲＥｎをローレベルにすることに合わせて、終端回路３０３、３１２、及び３１３をイネーブルにする。さらに、メモリコントローラ３００は、ステータスＳｔａｔｕｓ Ｏｕｔの受信の完了後に信号ＣＥｎ１をハイレベルにすることに合わせて、終端回路３０３、３１２、及び３１３をディセーブルにする。
ＮＡＮＤチップＡ２００Ａは、時刻ｔ３において、ＮＡＮＤチップＡ２００Ａの終端回路２２０及び２２２をイネーブルにし、時刻ｔ４において、終端回路２２０及び２２２をディセーブルにする。言い換えると、終端回路２２０及び２２２がそれぞれノードＲＥｎＩ及びＲＥＩを終端する、すなわち終端回路２２０及び２２２がイネーブルになる時間は、時刻ｔ３から時刻ｔ４までの間である。例えば、ＮＡＮＤチップ２００Ａは、信号ＣＥｎ１がローレベルの間に、ステータスリードコマンド７０ｈ又は７８ｈの受信後に信号ＲＥｎがローレベルになったことに基づいて、終端回路２２０及び２２２をイネーブルにする。さらに、ＮＡＮＤチップ２００Ａは、ステータスＳｔａｔｕｓ Ｏｕｔの送信の完了後に信号ＣＥｎ１がハイレベルになったことに基づいて、終端回路２２０及び２２２をディセーブルにする。なお、図３２を参照して記述されるように、コマンド（ステータスリードコマンド７０ｈ又は７８ｈ）の送信の期間を含む期間に亘って、すなわち、時刻ｔ１から時刻ｔ３に亘って、ＮＡＮＤチップＡ２００Ａの終端回路２０３は、ノードＤＱＩを終端している。
図３４は、第３実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図３４は、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａあるとき、終端回路がイネーブルになるタイミングを示している。ＳｅｔＦｅａｔｕｒｅについてのタイミングチャートは図２０と同様である。
ＮＡＮＤチップＡ２００Ａは、時刻ｔ５において、ＮＡＮＤチップＡ２００Ａの終端回路２０３、２１８、及び２１９をイネーブルにし、時刻ｔ１０において、終端回路２０３、２１８、及び２１９をディセーブルにする。言い換えると、終端回路２０３、２１８、及び２１９がそれぞれノードＤＱＩ、ＤＱＳＩ、及びＤＱＳｎＩを終端する、すなわち終端回路２０３、２１８、及び２１９がイネーブルになる時間は、時刻ｔ５から時刻ｔ１０までの間である。例えば、ＮＡＮＤチップＡ２００Ａは、ＳｅｔＦｅａｔｕｒｅコマンドＤ５ｈ及び後続のアドレスＡＤＤを受け取ると、信号ＡＬＥがローレベルになったことに基づいて、終端回路２０３、２１８、及び２１９をイネーブルにする。さらに、ＮＡＮＤチップＡ２００Ａは、パラメータＷ－Ｂ０、Ｗ－Ｂ１、Ｗ－Ｂ２、及びＷ－Ｂ３の受信後に、信号ＣＥｎ１がハイレベルになったことに基づいて、終端回路２０３、２１８、及び２１９をディセーブルにする。なお、図３２を参照して記述されるように、ＳｅｔＦｅａｔｕｒｅコマンドＤ５ｈ及びアドレスＡＤＤの送信の期間を含む期間に亘って、すなわち、時刻ｔ１から時刻ｔ５に亘って、ＮＡＮＤチップＡ２００Ａの終端回路２０３は、ノードＤＱＩを終端している。
図３５は、第３実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図３５は、信号ＤＱの種類がＤａｔａＯｕｔｐｕｔであるとき、終端回路がイネーブルになるタイミングを示している。ＤａｔａＯｕｔｐｕｔのタイミングチャートは図２１と同様である。
メモリコントローラ３００は、時刻ｔ９において、メモリコントローラ３００の終端回路３０３、３１２、及び３１３をイネーブルにし、時刻ｔ１０において、終端回路３０３、３１２、及び３１３をディセーブルにする。言い換えると、終端回路３０３、３１２、及び３１３がそれぞれノードＤＱＯ、ＤＱＳＯ、及びＤＱＳｎＯを終端する、すなわち終端回路３０３、３１２、及び３１３がイネーブルになる時間は、時刻ｔ９から時刻ｔ１０までの間である。例えば、メモリコントローラ３００は、読出し実行コマンド３０ｈの送信後に信号ＲＥｎをローレベルにすることに合わせて、終端回路３０３、３１２、及び３１３をイネーブルにする。さらに、メモリコントローラ３００は、読出しデータＤの受信の完了後に信号ＣＥｎ１をハイレベルにすることに合わせて、終端回路３０３、３１２、及び３１３をディセーブルにする。
ＮＡＮＤチップＡ２００Ａは、時刻ｔ９において、終端回路２２０及び２２２をイネーブルにし、時刻ｔ１０において、終端回路２２０及び２２２をディセーブルにする。言い換えると、終端回路２２０及び２２２がそれぞれノードＲＥｎＩ及びＲＥＩを終端する、すなわち終端回路２２０及び２２２がイネーブルになる時間は、時刻ｔ９から時刻ｔ１０までの間である。例えば、ＮＡＮＤチップ２００Ａは、信号ＣＥｎ１がローレベルの間に、読出し実行コマンド３０ｈの受信後に信号ＲＥｎがローレベルになったことに基づいて、終端回路２２０及び２２２をイネーブルにする。さらに、ＮＡＮＤチップ２００Ａは、信号ＣＥｎ１がハイレベルになったことに基づいて、終端回路２２０及び２２２をディセーブルにする。なお、図３２を参照して記述されるように、読出しコマンド００ｈ、アドレスＡＤＤ、及び読出し実行コマンド３０ｈの送信の期間を含む期間に亘って、すなわち、時刻ｔ１から時刻ｔ９に亘って、ＮＡＮＤチップＡ２００Ａの終端回路２０３は、ノードＤＱＩを終端している。
以上より、第１及び第２実施形態と同様に、第３実施形態において、ＮＡＮＤチップＡ２００Ａの有する終端回路２０３、２１８、２１９、２２０、及び（又は）２２２をイネーブルにするタイミングは、メモリコントローラ３００が、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱの組み合わせによって決定し、ＮＡＮＤチップＡ２００Ａに指示を出している。このため、終端回路をイネーブルにするための専用のコマンド等は用いていない。
［３－３］利点（効果）
以上で説明した第３実施形態に係るメモリシステム１００によれば、第２実施形態に係るメモリシステム１００と比較して、回路面積を削減すること、入出力ピンに寄生している容量を削減すること、制御に要する時間を削減すること等の効果を更に高めることが可能である。また、第３実施形態に係るメモリシステム１００は、第２実施形態と同様に、受信した信号のうち、振幅の小さい信号を終端することが可能である。以下、第３実施形態に係るメモリシステム１００の詳細な効果について説明される。
第３実施形態に係るメモリシステム１００において、メモリコントローラ３００は送信方法を１種類、受信方法を１種類有していて、半導体記憶装置２００は、送信方法を１種類、受信方法を１種類有している。このため第３実施形態に係るメモリシステム１００は、第２実施形態と比較して、送信部及び受信部の構成を簡略化することが可能である。送信部及び受信部の構成が簡略化することにより、第３実施形態に係るメモリシステム１００は、第２実施形態に係るメモリシステム１００と比較して、回路面積を削減することと、入出力ピンに寄生している容量を削減することが可能である。
また、第２実施形態に係るメモリシステム１００は、送信部３０２に送信方法を２種類、受信部２０１に受信方法を２種類有していることから、それぞれどの送受信方法を用いるかを制御するためにイネーブル信号を２種類用い、参照電圧を２種類用い、更に終端回路をイネーブルにするかどうかを使い分けている。
第３実施形態に係るメモリシステム１００において、送信部３０２＿Ｃから送信され、受信部２０１＿Ｃが受信する信号は信号ＬＶＳＴＬ＿ＯＵＴ１の１種類のみであり、送信部２０２＿Ｃから送信され、受信部３０１＿Ｃが受信する信号は信号ＬＶＳＴＬ＿ＯＵＴ２の１種類のみである。このため第３実施形態に係るメモリシステム１００が有するイネーブル信号と参照電圧ＶＲＥＦｑはそれぞれ１種類のみであり、終端回路も常にイネーブルであるため、第２実施形態よりも制御が容易である。
さらに、第３実施形態に係るメモリシステム１００は、振幅の小さいＤＱ信号のみを送受信する。そのため、第３実施形態に係るメモリシステム１００は、高速な送受信を行うことに適している。
また、第３実施形態に係るメモリシステム１００は、第１及び第２実施形態に係るメモリシステム１００と同様に、振幅の小さい信号を送受信することが可能な送受信部を備えていることにより、ＬＶＳＴＬの終端回路を用いることが出来る。このため、第２実施形態に係るメモリシステム１００は、ＬＶＳＴＬの終端回路をイネーブルすることによって、信号の振幅を更に小さくすることが可能であり、更に高速な送受信を行うことが可能である。また、ＬＶＳＴＬ方式による終端回路は、終端での貫通電流を抑制することが出来るので、例えばＣＴＴ方式やＰＯＤ方式のようなＬｅｇａｃｙ方式による終端回路と比較して、消費電力を抑制することが可能である。第３実施形態に係るメモリシステム１００は、消費電力の少ないＬＶＳＴＬ方式による終端回路を用いているため、終端回路を長時間イネーブルにすることが可能である。
［４］第４実施形態
以下、第４実施形態に係るメモリコントローラ３００及び半導体記憶装置２００について説明される。
［４－１］構成（構造）
第４実施形態に係るメモリコントローラ３００及び半導体記憶装置２００は、以下の１点を除いて第１実施形態と同様の構造を有する。すなわち、第４実施形態に係るメモリコントローラ３００は、終端回路３０３を有しない。
第４実施形態に係るメモリシステム１００において、第１実施形態とさらに異なる点は、半導体記憶装置２００における配線の終端方法である。その他の点については、第４実施形態は、第１実施形態と同様である。以下では、第４実施形態に係るメモリシステム１００について、第１実施形態と異なる点について主に説明される。
第１実施形態では、メモリコントローラ３００とＮＡＮＤチップＡ２００Ａとの間の通信のためにノードＤＱＩを終端するときに、ＮＡＮＤチップＡ２００Ａの終端回路２０３が用いられる。これに対して、第４実施形態では、メモリコントローラ３００とＮＡＮＤチップＡ２００Ａとの間の通信のためにノードＤＱＩを終端するときに、ＮＡＮＤチップＣ２００Ｃの終端回路２０３が使用される。ＮＡＮＤチップＣ２００Ｃの終端回路２０３は、ＮＡＮＤチップＡ２００Ａの終端回路２０３と区別するため、以下では終端回路２０３＿Ｃと称される場合がある。同様に、ＮＡＮＤチップＣ２００Ｃの終端回路２１８～２２０及び２２２は、ＮＡＮＤチップＡ２００Ａの終端回路２１８～２２０及び２２２と区別するため、以下では終端回路２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃと称される場合がある。第４実施形態では、メモリコントローラ３００とＮＡＮＤチップＡ２００Ａとの間の通信のためにノードＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩを終端するときに、それぞれ終端回路２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃが使用される。
終端回路２０３＿Ｃは、ＮＡＮＤチップＡ２００Ａの終端回路２０３と同様の構造及び機能を有する。ここまで記載された点以外については、第４実施形態は、第１実施形態と同様である。例えば、第４実施形態に係る送信部２０２、２１５、２１６、３０２、３０９～３１１、及び３１４並びに受信部２０１、２１２～２１４、２２１、３０１、３０６、及び３０７は、第１実施形態と同様の構造及び機能を有する。
［４－２］動作
第１実施形態と同様に、第４実施形態に係る半導体記憶装置２００において、ＮＡＮＤチップＡ２００Ａ（図２にて記載）の送受信方法及び終端方法と同様の送受信方法及び終端方法を、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄも有する。
第１実施形態において記述されるように、ＮＡＮＤチップＡ２００Ａが選択ＮＡＮＤチップである場合、ＮＡＮＤチップＡ２００Ａの終端回路がイネーブルされてもよいし、非選択ＮＡＮＤチップの終端回路がイネーブルされてもよい。第４実施形態では、選択ＮＡＮＤチップがＮＡＮＤチップＡ２００Ａであり、非選択ＮＡＮＤチップであるＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルさせる場合の例について記載される。
第４実施形態に係る半導体記憶装置２００及びメモリコントローラ３００が、ＤＱ信号を受信する際の終端方法について述べる。図３６は、第４実施形態に係る半導体記憶装置２００及びメモリコントローラに３００における信号ＤＱの終端方法を示す。図３６に示されるように、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃは、受信部２０１が信号ＬＶＳＴＬ＿ＩＮ１を受信するとき、及び受信部３０１が信号ＬＶＳＴＬ＿ＩＮ２を受信するとき、ノードＤＱＩを終端する。終端回路２０３＿Ｃは、受信部２０１が信号Ｌｅｇａｃｙ＿ＩＮ１を受信するとき、及び受信部３０１が信号Ｌｅｇａｃｙ＿ＩＮ２を受信するとき、ノードＤＱＩを終端していない。
第４実施形態に係る半導体記憶装置２００は、第１実施形態と同様に、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの送信方法をそれぞれ２種類、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの受信方法をそれぞれ２種類有し、どの送受信方法が選択されるかは、信号ＤＱの種類によって決定される。また、半導体記憶装置２００は、送受信方法に応じて終端方法を選択できる。ノードＤＱＩの終端には、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃが用いられる。同様に、第４実施形態に係るメモリコントローラ３００は、第１実施形態と同様に、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送信方法をそれぞれ２種類、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの受信方法をそれぞれ２種類有し、どの送受信方法が選択されるかは、信号ＤＱの種類によって決定される。また、メモリコントローラ３００は、送受信方法に応じて終端方法を選択できる。
以下では、コマンド又はアドレス、ステータス、パラレルステータス、ＳｅｔＦｅａｔｕｒｅ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔの６種類の信号ＤＱが送受信される場合における、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送受信方法及び終端方法について記述される。
図３７は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。図３７は、信号ＤＱＳ及びＤＱＳｎのうちの信号ＤＱＳについて示すが、信号ＤＱＳｎは、信号ＤＱＳの反転論理の信号であり、よって、信号ＤＱＳと同じである。また、図３７は、信号ＲＥｎ及びＲＥのうちの信号ＲＥについて示すが、信号ＲＥｎは、信号ＲＥの反転論理の信号であり、よって、信号ＲＥと同じである。図３６で述べられたように、第４実施形態では、終端回路として、非選択ＮＡＮＤチップであるＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０、及び（又は）２２２＿Ｃのみが使用される。図３７に示されるように、信号ＤＱの種類がコマンド又はアドレスであるとき、ステータスであるとき、パラレルステータスであるときについては、第１実施形態（図１９を参照）と同じである。
次に、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａによって受信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２０３＿ＣはノードＤＱＩを終端する。また、信号ＤＱＳとして信号ＬＶＳＴＬ＿ＤＱＳ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａによって受信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２１８＿Ｃ及び２１９＿ＣはノードＤＱＳＩ及びＤＱＳｎＩを終端する。
次に、信号ＤＱの種類がＤａｔａＯｕｔｐｕｔであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ２がＮＡＮＤチップＡ２００Ａから送信され、メモリコントローラ３００によって受信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２０３＿ＣはノードＤＱＩを終端する。また、信号ＤＱＳとして信号ＬＶＳＴＬ＿ＤＱＳ２がＮＡＮＤチップＡ２００Ａから送信され、メモリコントローラ３００によって受信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２１８＿Ｃ及び２１９＿ＣはノードＤＱＳＩ及びＤＱＳｎＩを終端する。このように、第１実施形態と異なり、メモリコントローラ３００が信号を受信する場合において、メモリコントローラ３００の有する終端回路は、配線の終端をせず、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０、及び（又は）２２２＿Ｃが配線を終端する。また、信号ＲＥとして、信号ＬＶＳＴＬ＿ＲＥ１がメモリコントローラ３００からＮＡＮＤチップＡ２００Ａに送信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２２０＿Ｃ及び２２２＿ＣはそれぞれノードＲＥｎＩ及びＲＥＩを終端する。
次に、信号ＤＱの種類がＤａｔａＩｎｐｕｔであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ１が、メモリコントローラ３００からＮＡＮＤチップＡ２００Ａに送信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２０３＿ＣはノードＤＱＩを終端する。また、信号ＤＱＳとして、信号ＬＶＳＴＬ＿ＤＱＳ１がメモリコントローラ３００からＮＡＮＤチップＡ２００Ａに送信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２１８＿Ｃ及び２１９＿ＣはノードＤＱＳＩ及びＤＱＳｎＩを終端する。
図３７で述べられたように、第４実施形態に係るメモリコントローラ３００及び（又は）半導体記憶装置２００は、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔであるとき、各ノードの終端を行う。以下では終端回路がイネーブルになるタイミングについて述べる。
図３８は、第４実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図３８は、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａであるとき、終端回路がイネーブルになるタイミングを示している。図３８には、図２０と同様に、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。
時刻ｔ２から時刻ｔ９までの期間において、信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートは、第１実施形態の図２０と同様であるため、説明は省略される。信号ＣＥｎ２についてと、時刻ｔａから時刻ｔｄまで及び時刻ｔｅから時刻ｔｈまでの期間における信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱについて主に述べる。
前述の通り、第１～第３実施形態に係るメモリシステム１００は、ＮＡＮＤチップＡ２００Ａの有する終端回路２０３、２１８、２１９、２２０、及び（又は）２２２をイネーブルにするために、専用のコマンド等は用いていない。これに対して、第４実施形態に係るメモリシステム１００は、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０、及び（又は）２２２＿Ｃをイネーブルにするタイミングを決定するために専用のコマンドを用いている。
具体的には、メモリコントローラ３００は、信号ＤＱにおいてＯＤＴコマンド９５ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、及び信号ＣＥｎ２の制御を行うことにより、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを制御している。
時刻ｔａにおいて、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔｂ及びｔｃを含む期間に亘って、メモリコントローラ３００は、信号ＣＬＥをハイレベルにするとともに、信号ＤＱとしてＯＤＴコマンド９５ｈ及びアドレスＡＤＤを送信する。ＯＤＴコマンド９５ｈは、アドレスＡＤＤによって指定されるＮＡＮＤチップ２００の有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃを、当該ＮＡＮＤチップ２００がイネーブルになっている期間においてイネーブルにする。また、ＯＤＴコマンド９５ｈは、対象のＮＡＮＤチップ２００に、当該ＮＡＮＤチップ２００の終端回路２０３、２１８、及び２１９をイネーブルにすることを指示する。第４実施形態の場合は、アドレスＡＤＤによって指定されたＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃが、信号ＣＥｎ２がローレベルである期間においてイネーブルになる。ＯＤＴコマンド９５ｈ及びアドレスＡＤＤの送信に伴って、時刻ｔｂ及びｔｃにおいて、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
時刻ｔｄにおいて、メモリコントローラ３００は、信号ＣＥｎ１をローレベルにし、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂがイネーブルになり、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。
時刻ｔ５から時刻ｔｅまでの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔｅにおいて、メモリコントローラ３００は、信号ＣＥｎ１及びＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。
時刻ｔｆから時刻ｔｈまでの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔｇにおいて、メモリコントローラ３００は、信号ＤＱとしてＯＤＴ終了コマンド９Ｂｈを送信する。ＯＤＴ終了コマンド９Ｂｈは、信号ＣＥｎ２がローレベルである期間において、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにする、という指示を終わらせるコマンドである。ＯＤＴコマンド９５ｈ及びアドレスＡＤＤが送信されてから、ＯＤＴ終了コマンド９Ｂｈが送信されるまでの期間において、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃは、信号ＣＥｎ２がローレベルである間、すなわち、時刻ｔ５と時刻ｔｅの間と、時刻ｔｆと時刻ｔｇの間に亘って、イネーブルになる。ＯＤＴ終了コマンド９Ｂｈの送信に伴って、時刻ｔｇにおいて、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
時刻ｔｈにおいて、メモリコントローラ３００は、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄはディセーブルになる。
このように、メモリコントローラ３００は、信号ＤＱにおいてＯＤＴコマンド９５ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、並びに信号ＣＥｎ２の制御を行うことにより、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを制御している。メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＣ２００Ｃは、時刻ｔ５において、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ及び２１９＿Ｃをイネーブルにし、時刻ｔｅにおいて、終端回路２０３＿Ｃ、２１８＿Ｃ及び２１９＿Ｃをディセーブルにする。言い換えると、終端回路２０３＿Ｃ、２１８＿Ｃ及び２１９＿ＣがそれぞれノードＤＱＩ、ＤＱＳＩ及びＤＱＳｎＩを終端する、すなわち終端回路２０３＿Ｃ、２１８＿Ｃ及び２１９＿Ｃがイネーブルになる時間は、時刻ｔ５から時刻ｔｅまでの間である。
同様に、時刻ｔｆから時刻ｔｇの間においても、メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＣ２００Ｃは、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ、及び２１９＿Ｃをイネーブルにする。しかしながらこれは、ＯＤＴ終了コマンド９Ｂｈが有効になるまでの期間において、意図せず終端回路がイネーブルになる条件を満たし、結果的に終端回路がイネーブルになっているに過ぎない。すなわちノードＤＱＩ、ＤＱＳＩ、及びＤＱＳｎＩの終端を意図的に行っているわけでは無く、時刻ｔｆから時刻ｔｇの間の終端は行われなくても良い。
図３９は、第４実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図３９は、信号ＤＱの種類がＤａｔａＯｕｔｐｕｔであるとき、終端回路がイネーブルになるタイミングを示している。図３９には、図２１と同様に、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。
時刻ｔ２から時刻ｔ９までの期間において、信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートは、第１実施形態の図２１と同様であるため、説明は省略される。信号ＣＥｎ２についてと、時刻ｔａから時刻ｔｄまで及び時刻ｔｅから時刻ｔｈまでの期間における信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱについて主に述べる。
図３９では、図３８と同様に、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを決定するために専用のコマンドを用いている。具体的には、メモリコントローラ３００は、信号ＤＱにおいてＯＤＴコマンド９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、及び信号ＣＥｎ２の制御を行うことにより、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを制御している。ＯＤＴコマンド９７ｈは、前述のＯＤＴコマンド９５ｈと同様に、アドレスＡＤＤによって指定されるチップの有する終端回路を、当該チップがイネーブルになっている期間においてイネーブルにするコマンドである。また、ＯＤＴコマンド９７ｈは、対象のＮＡＮＤチップ２００に、当該ＮＡＮＤチップ２００の終端回路２０３、２１８、２１９、２２０、及び２２２をイネーブルにすることを指示する。
時刻ｔａにおいて、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔｂ及びｔｃを含む期間に亘って、メモリコントローラ３００は、信号ＣＬＥをハイレベルにするとともに、信号ＤＱとしてＯＤＴコマンド９７ｈ及びアドレスＡＤＤを送信する。これにより、アドレスＡＤＤによって指定されたＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃが、信号ＣＥｎ２がローレベルである期間においてイネーブルになる。ＯＤＴコマンド９７ｈ及びアドレスＡＤＤの送信に伴って、時刻ｔｂ及びｔｃにおいて、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
時刻ｔｄにおいて、メモリコントローラ３００は、信号ＣＥｎ１をローレベルにし、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂがイネーブルになり、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。
時刻ｔ９から時刻ｔｅまでの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔｅにおいて、メモリコントローラ３００は、信号ＣＥｎ１及びＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。
時刻ｔｆから時刻ｔｈまでの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔｇにおいて、メモリコントローラ３００は、信号ＤＱとしてＯＤＴ終了コマンド９Ｂｈを送信する。ＯＤＴ終了コマンド９Ｂｈによって、メモリコントローラ３００は、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをディセーブルにする。ＯＤＴ終了コマンド９Ｂｈの送信に伴って、時刻ｔｇにおいて、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
時刻ｔｈにおいて、メモリコントローラ３００は、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄはディセーブルになる。
このように、メモリコントローラ３００は、信号ＤＱにおいてＯＤＴコマンド９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、並びに信号ＣＥｎ２の制御を行うことにより、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを制御している。
また、メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＣ２００Ｃは、時刻ｔ９において、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃをイネーブルにし、時刻ｔｅにおいて、終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃをディセーブルにする。言い換えると、終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿ＣがそれぞれノードＤＱＩ、ＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩを終端する、すなわち終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃがイネーブルになる時間は、時刻ｔ９から時刻ｔｅまでの間である。
同様に、時刻ｔｆから時刻ｔｇの間においても、メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＣ２００Ｃは、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃをイネーブルにする。しかしながらこれは、ＯＤＴ終了コマンド９Ｂｈが有効になるまでの期間において、意図せず終端回路がイネーブルになる条件を満たし、結果的に終端回路がイネーブルになっているに過ぎない。すなわちノードＤＱＩ、ＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩの終端を意図的に行っているわけでは無く、時刻ｔｆから時刻ｔｇの間の終端は行われなくても良い。
図４０は、第４実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図４０は、信号ＤＱの種類がＤａｔａＩｎｐｕｔであるとき、終端回路がイネーブルになるタイミングを示している。図４０には、図２２と同様に、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。
時刻ｔ２から時刻ｔ９までの期間において、信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートは、第１実施形態の図２２と同様であるため、説明は省略される。信号ＣＥｎ２についてと、時刻ｔａから時刻ｔｄまで及び時刻ｔｅから時刻ｔｈまでの期間における信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱについて主に述べる。
図４０では、図３８と同じく、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを決定するために専用のコマンドを用いている。
時刻ｔａにおいて、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔｂ及びｔｃを含む期間に亘って、メモリコントローラ３００は、信号ＣＬＥをハイレベルにするとともに、信号ＤＱとしてＯＤＴコマンド９５ｈ及びアドレスＡＤＤを送信する。これにより、アドレスＡＤＤによって指定されたＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃが、信号ＣＥｎ２がローレベルである期間においてイネーブルになる。ＯＤＴコマンド９５ｈ及びアドレスＡＤＤの送信に伴って、時刻ｔｂ及びｔｃにおいて、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
時刻ｔｄにおいて、メモリコントローラ３００は、信号ＣＥｎ１をローレベルにし、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂがイネーブルになり、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。
時刻ｔ８から時刻ｔ９までの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔ９において、メモリコントローラ３００は、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。時刻ｔｅにおいて、メモリコントローラ３００は、信号ＣＥｎ１をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂがディセーブルになる。
時刻ｔｆから時刻ｔｈまでの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔｇにおいて、メモリコントローラ３００は、信号ＤＱとしてＯＤＴ終了コマンド９Ｂｈを送信する。ＯＤＴ終了コマンド９Ｂｈによって、メモリコントローラ３００は、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをディセーブルにする。ＯＤＴ終了コマンド９Ｂｈの送信に伴って、時刻ｔｇにおいて、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
時刻ｔｈにおいて、メモリコントローラ３００は、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄはディセーブルになる。
メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＣ２００Ｃは、時刻ｔ８において、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ及び２１９＿Ｃをイネーブルにし、時刻ｔ９において、終端回路２０３＿Ｃ、２１８＿Ｃ及び２１９＿Ｃをディセーブルにする。言い換えると、終端回路２０３＿Ｃ、２１８＿Ｃ及び２１９＿ＣがノードＤＱＩ、ＤＱＳＩ及びＤＱＳｎＩを終端する、すなわち終端回路２０３＿Ｃ、２１８＿Ｃ及び２１９＿Ｃがイネーブルになる時間は、時刻ｔ８から時刻ｔ９までの間である。
同様に、時刻ｔｆから時刻ｔｇの間においても、メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＣ２００Ｃは、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ、及び２１９＿Ｃをイネーブルにする。しかしながらこれは、ＯＤＴ終了コマンド９Ｂｈが有効になるまでの期間において、意図せず終端回路がイネーブルになる条件を満たし、結果的に終端回路がイネーブルになっているに過ぎない。すなわちノードＤＱＩ、ＤＱＳＩ、及びＤＱＳｎＩの終端を意図的に行っているわけでは無く、時刻ｔｆから時刻ｔｇの間の終端は行われなくても良い。
以上のタイミングチャートより、第４実施形態に係るメモリシステム１００における、終端回路がイネーブルになるタイミングについてまとめる。ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングは、メモリコントローラ３００が、信号ＤＱにおいてＯＤＴコマンド９５ｈ又は９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、並びに信号ＣＥｎ２の制御を行うことにより制御している。すなわち、終端回路をイネーブルにするための専用のコマンドを用いている。
［４－３］利点（効果）
以上で説明した第４実施形態に係るメモリシステム１００は、第１実施形態と同じく、送信部２０２及び３０２並びに受信部２０１及び３０１を備えている。このため、第１実施形態と同じ効果を得られる。
第４実施形態に係るメモリシステム１００によれば、第１実施形態と異なり、半導体記憶装置２００において配線の終端を行う際に、非選択ＮＡＮＤチップが有する終端回路を使用している。配線の終端を行う終端回路に、非選択ＮＡＮＤチップの有する終端回路を用いると、選択ＮＡＮＤチップの有する終端回路を用いる場合と比較して、信号が配線を伝搬する際の反射をさらに低減できる。
このため、第４実施形態に係るメモリシステム１００は、第１実施形態に係るメモリシステム１００よりも、配線を終端する際の、配線のインピーダンスの整合性が高く、受信した信号の特性が良くなる場合がある。
第４実施形態においては、配線を終端する際に、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃのみを使用する例を示したが、他のＮＡＮＤチップが有する終端回路を組み合わせて使用しても良い。例えば、ノードＤＱＩを終端する場合に、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃだけ使用するのでは無く、ＮＡＮＤチップＡ２００Ａの終端回路２０３も併せて使用して終端を行っても良い。
［５］第５実施形態
以下、第５実施形態に係るメモリコントローラ３００及び半導体記憶装置２００について説明される。
［５－１］構成（構造）
第５実施形態に係るメモリコントローラ３００及び半導体記憶装置２００は、以下の１点を除いて第２実施形態と同様の構造を有する。すなわち、第５実施形態に係るメモリコントローラ３００は、終端回路３０３を有しない。
第５実施形態に係るメモリシステム１００において、第２実施形態とさらに異なる点は、半導体記憶装置２００における配線の終端方法である。その他の点については、第５実施形態は、第２実施形態と同様である。以下では、第５実施形態に係るメモリシステム１００について、第２実施形態と異なる点について主に説明される。
第２実施形態では、メモリコントローラ３００とＮＡＮＤチップＡ２００Ａとの間の通信のためにノードＤＱＩを終端するときに、ＮＡＮＤチップＡ２００Ａの終端回路２０３が用いられる。これに対して、第５実施形態では、メモリコントローラ３００とＮＡＮＤチップＡ２００Ａとの間の通信のためにノードＤＱＩを終端するときに、第４実施形態と同様に、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃが使用される。同様に、第５実施形態では、メモリコントローラ３００とＮＡＮＤチップＡ２００Ａとの間の通信のためにノードＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩを終端するときに、終端回路２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃが使用される。
ここまで記載された点以外については、第５実施形態は、第２実施形態と同様である。例えば、第５実施形態に係る送信部２０２＿Ｂ、２１５＿Ｂ、２１６＿Ｂ、３０２、３０９～３１１、及び３１４並びに受信部２０１、２１２～２１４、２２１、３０１＿Ｂ、３０６＿Ｂ、及び３０７＿Ｂは、第２実施形態と同様の構造及び機能を有する。
［５－２］動作
第１実施形態と同様に、第５実施形態に係る半導体記憶装置２００において、ＮＡＮＤチップＡ２００Ａ（図２にて記載）の送受信方法及び終端方法と同様の送受信方法及び終端方法を、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄも有する。
第１実施形態において記述されるように、ＮＡＮＤチップＡ２００Ａが選択ＮＡＮＤチップである場合、ＮＡＮＤチップＡ２００Ａの終端回路がイネーブルされてもよいし、非選択ＮＡＮＤチップの終端回路がイネーブルされてもよい。第５実施形態では、選択ＮＡＮＤチップがＮＡＮＤチップＡ２００Ａであり、非選択ＮＡＮＤチップであるＮＡＮＤチップＣ２００Ｃの終端回路をイネーブルさせる場合の例について記載される。
第５実施形態に係る半導体記憶装置２００及びメモリコントローラ３００が、ＤＱ信号を受信する際の終端方法について述べる。図４１は、第５実施形態に係る半導体記憶装置２００及びメモリコントローラに３００における信号ＤＱの終端方法を示す。図４１に示されるように、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃは、受信部２０１が信号ＬＶＳＴＬ＿ＩＮ１を受信するとき、及び受信部３０１＿Ｂが信号ＬＶＳＴＬ＿ＩＮ２を受信するとき、ノードＤＱＩを終端する。終端回路２０３＿Ｃは、受信部２０１が信号Ｌｅｇａｃｙ＿ＩＮ１を受信するとき、ノードＤＱＩを終端していない。
第５実施形態に係る半導体記憶装置２００は、第２実施形態と同様に、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの送信方法をそれぞれ１種類、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの受信方法をそれぞれ２種類有し、どの受信方法が選択されるかは、信号ＤＱの種類によって決定される。また、半導体記憶装置２００は、送受信方法に応じて終端方法を選択できる。ノードＤＱＩの終端には、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃが用いられる。また、第５実施形態に係るメモリコントローラ３００は、第２実施形態と同様に、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送信方法をそれぞれ２種類、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの受信方法をそれぞれ１種類有し、どの送信方法が選択されるかは、信号ＤＱの種類によって決定される。また、メモリコントローラ３００は、送受信方法に応じて終端方法を選択できる。
以下では、コマンド又はアドレス、ステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔの６種類の信号ＤＱが送受信される場合における、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送受信方法及び終端方法について記述される。
図４２は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。図４２は、信号ＤＱＳ及びＤＱＳｎのうちの信号ＤＱＳについて示すが、信号ＤＱＳｎは、信号ＤＱＳの反転論理の信号であり、よって、信号ＤＱＳと同じである。また、図４２は、信号ＲＥｎ及びＲＥのうちの信号ＲＥについて示すが、信号ＲＥｎは、信号ＲＥの反転論理の信号であり、よって、信号ＲＥと同じである。図４１で述べられたように、第５実施形態では、終端回路として、非選択ＮＡＮＤチップであるＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃのみが使用される。図４２に示されるように、信号ＤＱの種類がコマンド又はアドレスであるときについては、第２実施形態（図２６を参照）と同じである。
次に、信号ＤＱの種類がステータスであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ２がＮＡＮＤチップＡ２００Ａから送信され、メモリコントローラ３００によって受信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２０３＿ＣはノードＤＱＩを終端する。また、信号ＤＱＳとして信号ＬＶＳＴＬ＿ＤＱＳ２がＮＡＮＤチップＡ２００Ａから送信され、メモリコントローラ３００によって受信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２１８＿Ｃ及び２１９＿ＣはノードＤＱＳＩ及びＤＱＳｎＩを終端する。また、信号ＲＥとして、信号ＬＶＳＴＬ＿ＲＥ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａによって受信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２２０＿Ｃ及び２２２＿ＣはノードＲＥｎＩ及びＲＥＩを終端する。
次に、信号ＤＱの種類がパラレルステータスであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ２がＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂから送信され、メモリコントローラ３００によって受信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２０３＿ＣはノードＤＱＩを終端する。また、信号ＤＱＳとして、信号ＬＶＳＴＬ＿ＤＱＳ２がＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂから送信され、メモリコントローラ３００によって受信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２１８＿Ｃ及び２１９＿ＣはノードＤＱＳＩ及びＤＱＳｎＩを終端する。また、信号ＲＥとして、信号ＬＶＳＴＬ＿ＲＥ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂによって受信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２２０＿Ｃ及び２２２＿ＣはノードＲＥｎＩ及びＲＥＩを終端する。
また、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａであるとき、ＤａｔａＯｕｔｐｕｔであるとき、ＤａｔａＩｎｐｕｔであるときについては、第４実施形態（図３７を参照）と同じである。
図４２で述べられたように、第５実施形態に係るメモリコントローラ３００及び（又は）半導体記憶装置２００は、信号ＤＱの種類がステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔであるとき、各ノードの終端を行う。以下では終端回路がイネーブルになるタイミングについて述べる。
図４３は、第５実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図４３は、信号ＤＱの種類がステータス及びパラレルステータスであるとき、終端回路がイネーブルになるタイミングを示している。ステータスとパラレルステータスについては同様のタイミングチャートを有するため、どちらも図４３を用いて説明される。図４３には、図２７と同様に、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。
時刻ｔ２から時刻ｔ３までの期間において、信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートは、第２実施形態の図２７と同様であるため、説明は省略される。信号ＣＥｎ２についてと、時刻ｔａから時刻ｔｄまで及び時刻ｔｅから時刻ｔｈまでの期間における信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱについて主に述べる。
第５実施形態に係るメモリシステム１００は、第４実施形態と同様に、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを決定するために専用のコマンドを用いている。具体的には、メモリコントローラ３００は、信号ＤＱにおいてＯＤＴコマンド９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、及び信号ＣＥｎ２の制御を行うことにより、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを制御している。
時刻ｔａにおいて、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔｂ及びｔｃを含む期間に亘って、メモリコントローラ３００は、信号ＣＬＥをハイレベルにするとともに、信号ＤＱとしてＯＤＴコマンド９７ｈ及びアドレスＡＤＤを送信する。これにより、アドレスＡＤＤによって指定されたＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃが、信号ＣＥｎ２がローレベルである期間においてイネーブルになる。ＯＤＴコマンド９７ｈ及びアドレスＡＤＤの送信に伴って、時刻ｔｂ及びｔｃにおいて、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする。
時刻ｔｄにおいて、メモリコントローラ３００は、信号ＣＥｎ１をローレベルにし、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂがイネーブルになり、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。
時刻ｔ３から時刻ｔｅまでの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔｅにおいて、メモリコントローラ３００は、信号ＣＥｎ１及びＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＡ２００Ａ、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。
時刻ｔｆから時刻ｔｈまでの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔｇにおいて、メモリコントローラ３００は、信号ＤＱとしてＯＤＴ終了コマンド９Ｂｈを送信する。ＯＤＴコマンド９７ｈ及びアドレスＡＤＤが送信されてから、ＯＤＴ終了コマンド９Ｂｈが送信されるまでの期間において、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃは、信号ＣＥｎ２がローレベルである間、すなわち、時刻ｔ３と時刻ｔｅの間と、時刻ｔｆと時刻ｔｇの間に亘って、イネーブルになる。ＯＤＴ終了コマンド９Ｂｈの送信に伴って、時刻ｔｇにおいて、メモリコントローラ３００は、信号ＷＥｎをハイレベルにする
時刻ｔｈにおいて、メモリコントローラ３００は、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄはディセーブルになる。
このように、メモリコントローラ３００は、信号ＤＱにおいてＯＤＴコマンド９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、並びに信号ＣＥｎ２の制御を行うことにより、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを制御している。
メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＣ２００Ｃは、時刻ｔ３において、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿Ｃをイネーブルにし、時刻ｔｅにおいて、終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿Ｃをディセーブルにする。言い換えると終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿ＣがそれぞれノードＤＱＩ、ＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩを終端する、すなわち終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿Ｃがイネーブルになる時間は、時刻ｔ３から時刻ｔｅまでの間である。
同様に、時刻ｔｆから時刻ｔｇの間においても、メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＣ２００Ｃは、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿Ｃをイネーブルにする。しかしながらこれは、ＯＤＴ終了コマンド９Ｂｈが有効になるまでの期間において、意図せず終端回路がイネーブルになる条件を満たし、結果的に終端回路がイネーブルになっているに過ぎない。すなわちノードＤＱＩ、ＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩの終端を意図的に行っているわけでは無く、時刻ｔｆから時刻ｔｇの間の終端は行われなくても良い。
信号ＤＱの種類がパラレルステータスであるときのタイミングチャート及び終端回路がイネーブルになるタイミングについては、ステータスデータの内容の違いのみで、図４３を参照して、ここまで述べられたステータスであるときと同じである。
信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔであるときのタイミングチャート及び終端回路がイネーブルになるタイミングは、第４実施形態と同じである。すなわち、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａであるときのタイミングチャート及び終端回路がイネーブルになるタイミングは、図３８に示されるタイミングと同じである。信号ＤＱの種類がＤａｔａＯｕｔｐｕｔであるときのタイミングチャート及び終端回路がイネーブルになるタイミングは、図３９に示されるタイミングと同じである。信号ＤＱの種類がＤａｔａＩｎｐｕｔであるときのタイミングチャート及び終端回路がイネーブルになるタイミングは、図４０に示されるタイミングと同じである。
以上のタイミングチャートより、第５実施形態に係るメモリシステム１００における、終端回路がイネーブルになるタイミングについてまとめる。ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングは、メモリコントローラ３００が、信号ＤＱにおいてＯＤＴコマンド９５ｈ又は９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、及び信号ＣＥｎ２の制御を行うことにより制御している。すなわち、終端回路をイネーブルにするための専用のコマンドを用いている。
［５－３］利点（効果）
以上で説明した第５実施形態に係るメモリシステム１００は、第２実施形態と同じく、送信部２０２＿Ｂ及び３０２並びに受信部２０１及び３０１＿Ｂを備えている。このため、第２実施形態と同じ効果を得られる。
また、第５実施形態に係るメモリシステム１００によれば、第２実施形態と異なるとともに第４実施形態と同じく、半導体記憶装置２００において配線の終端を行う際に、非選択ＮＡＮＤチップが有する終端回路を使用している。このため、第２実施形態に係るメモリシステム１００よりも、信号が配線を伝搬する際の反射をさらに低減できる。
第５実施形態においては、配線を終端する際に、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃのみを使用する例を示したが、他のＮＡＮＤチップが有する終端回路を組み合わせて使用しても良い。例えば、ノードＤＱＩを終端する場合に、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃだけ使用するのでは無く、ＮＡＮＤチップＡ２００Ａの終端回路２０３も併せて使用して終端を行っても良い。
［６］第６実施形態
以下、第６実施形態に係るメモリコントローラ３００及び半導体記憶装置２００について説明される。
［６－１］構成（構造）
第６実施形態に係るメモリコントローラ３００及び半導体記憶装置２００は、以下の１点を除いて第３実施形態と同様の構造を有する。すなわち、第６実施形態に係るメモリコントローラ３００は、終端回路３０３を有しない。
第６実施形態に係るメモリシステム１００において、第３実施形態とさらに異なる点は、半導体記憶装置２００における配線の終端方法である。その他の点については、第６実施形態は、第３実施形態と同様である。以下では、第６実施形態に係るメモリシステム１００について、第３実施形態と異なる点について主に説明される。
第３実施形態では、メモリコントローラ３００とＮＡＮＤチップＡ２００Ａとの間の通信のためにノードＤＱＩを終端するときに、ＮＡＮＤチップＡ２００Ａの終端回路２０３が用いられる。これに対して、第６実施形態では、メモリコントローラ３００とＮＡＮＤチップＡ２００Ａとの間の通信のためにノードＤＱＩを終端するときに、第４及び第５実施形態と同様に、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃが使用される。同様に、第６実施形態では、メモリコントローラ３００とＮＡＮＤチップＡ２００Ａとの間の通信のためにノードＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩを終端するときに、終端回路２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃが使用される。
ここまで記載された点以外については、第６実施形態は、第３実施形態と同様である。例えば、第６実施形態に係る送信部２０２＿Ｃ、２１５＿Ｃ、２１６＿Ｃ、３０２＿Ｃ、３０９＿Ｃ～３１１＿Ｃ、及び３１４＿Ｃ並びに受信部２０１＿Ｃ、２１２＿Ｃ～２１４＿Ｃ、２２１＿Ｃ、３０１＿Ｃ、３０６＿Ｃ、及び３０７＿Ｃは、第３実施形態と同様の構造及び機能を有する。
［６－２］動作
第１実施形態と同様に、第６実施形態に係る半導体記憶装置２００において、ＮＡＮＤチップＡ２００Ａ（図２にて記載）の送受信方法及び終端方法と同様の送受信方法及び終端方法を、ＮＡＮＤチップＢ２００Ｂ、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄも有する。
第１実施形態において記述されるように、ＮＡＮＤチップＡ２００Ａが選択ＮＡＮＤチップである場合、ＮＡＮＤチップＡ２００Ａの終端回路がイネーブルされてもよいし、非選択ＮＡＮＤチップの終端回路がイネーブルされてもよい。第６実施形態では、選択ＮＡＮＤチップがＮＡＮＤチップＡ２００Ａであり、非選択ＮＡＮＤチップであるＮＡＮＤチップＣ２００Ｃの終端回路をイネーブルさせる場合の例について記載される。
第６実施形態に係る半導体記憶装置２００及びメモリコントローラ３００が、ＤＱ信号を受信する際の終端方法について述べる。図４４は、第６実施形態に係る半導体記憶装置２００及びメモリコントローラに３００おける信号ＤＱの終端方法を示す。図４４に示されるように、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃは、受信部２０１＿Ｃが信号ＬＶＳＴＬ＿ＩＮ１を受信するとき、及び受信部３０１＿Ｃが信号ＬＶＳＴＬ＿ＩＮ２を受信するとき、ノードＤＱＩを終端する。
第６実施形態に係る半導体記憶装置２００は、第３実施形態と同様に、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの送信方法をそれぞれ１種類、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの受信方法をそれぞれ１種類有し、送受信方法は信号ＤＱの種類に依らず、常に振幅の小さい信号を送受信する。また、半導体記憶装置２００においてＮＡＮＤチップＡ２００Ａの受信部２０１＿Ｃが信号を受信する際、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃは常にノードＤＱＩを終端している。同様に、第６実施形態に係るメモリコントローラ３００は、第３実施形態と同様に、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送信方法をそれぞれ１種類、信号ＤＱ、ＤＱＳ、及びＤＱＳｎの受信方法をそれぞれ１種類有し、送受信方法は信号ＤＱの種類に依らず、常に振幅の小さい信号を送受信する。また、メモリコントローラ３００において受信部３０１＿Ｃが信号を受信する際、終端回路２０３＿Ｃは常にノードＤＱＩを終端している。
以下では、コマンド又はアドレス、ステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔの６種類の信号ＤＱが送受信される場合における、信号ＤＱ、ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥの送受信方法及び終端方法について記述される。
図４５は、信号ＤＱ、ＤＱＳ、及びＲＥの送受信方法及び終端方法の一例である。図４５は、信号ＤＱＳ及びＤＱＳｎのうちの信号ＤＱＳについて示すが、信号ＤＱＳｎは、信号ＤＱＳの反転論理の信号であり、よって、信号ＤＱＳと同じである。また、図４５は、信号ＲＥｎ及びＲＥのうちの信号ＲＥについて示すが、信号ＲＥｎは、信号ＲＥの反転論理の信号であり、よって、信号ＲＥと同じである。図４４で述べられたように、第６実施形態では、終端回路として、非選択ＮＡＮＤチップであるＮＡＮＤチップＣ２００Ｃが有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃのみが使用される。図４５に示されるように、信号ＤＱの種類がコマンド又はアドレスであるとき、信号ＤＱとして、信号ＬＶＳＴＬ＿ＩＮ１がメモリコントローラ３００から送信され、ＮＡＮＤチップＡ２００Ａ及びＮＡＮＤチップＢ２００Ｂによって受信される。このときＮＡＮＤチップＣ２００Ｃの終端回路２０３＿ＣはノードＤＱＩを終端する。また、メモリコントローラ３００のノードＤＱＳＯ及びＤＱＳｎＯ、送信部３１１の信号ＲＥｎを出力するノード、並びに送信部３１４の信号ＲＥを出力するノードは、電気的にフローティングの状態である。このときＮＡＮＤチップＣ２００Ｃの終端回路２１８＿Ｃ～２２０＿Ｃ及び２２２＿ＣはそれぞれノードＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩを終端する。これにより、信号ＤＱＳ、ＤＱＳｎ、ＲＥｎ、及びＲＥをそれぞれ伝送する配線が電気的にフローティングであることが抑制される。
また、信号ＤＱの種類がステータスであるとき、パラレルステータスであるとき、ＤａｔａＯｕｔｐｕｔであるときについては、第５実施形態（図４２を参照）と同じである。
信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａであるときについては、信号ＤＱ及びＤＱＳは、第５実施形態（図４２を参照）と同じである。メモリコントローラ３００の送信部３１１の信号ＲＥｎを出力するノード及び送信部３１４の信号ＲＥを出力するノードは、電気的にフローティングの状態である。このときＮＡＮＤチップＣ２００Ｃの終端回路２２０＿Ｃ及び２２２＿ＣはノードＲＥｎＩ及びＲＥＩを終端する。これにより、信号ＲＥｎ及びＲＥを伝送する配線が電気的にフローティングであることが抑制される。
信号ＤＱの種類がＤａｔａＩｎｐｕｔであるときについては、信号ＤＱ及びＤＱＳは、第５実施形態（図４２を参照）と同じである。メモリコントローラ３００の送信部３１１の信号ＲＥｎを出力するノード及び送信部３１４の信号ＲＥを出力するノードは、電気的にフローティングの状態である。このときＮＡＮＤチップＣ２００Ｃの終端回路２２０＿Ｃ及び２２２＿ＣはノードＲＥｎＩ及びＲＥＩを終端する。これにより、信号ＲＥｎ及びＲＥを伝送する配線が電気的にフローティングであることが抑制される。
図４５で述べられたように、第６実施形態に係るメモリコントローラ３００及び（又は）半導体記憶装置２００は、信号ＤＱの種類がコマンド又はアドレス、ステータス、パラレルステータス、ＦｅａｔｕｒｅＤａｔａ、ＤａｔａＯｕｔｐｕｔ、及びＤａｔａＩｎｐｕｔであるとき、各ノードの終端を行う。以下では終端回路がイネーブルになるタイミングについて述べる。
図４６は、第６実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図４６は、信号ＤＱの種類がコマンド又はアドレス及びＤａｔａＩｎｐｕｔであるとき、終端回路がイネーブルになるタイミングを示している。図４６には、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。図４６は、データ書込みを例として示す。
信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートは、第４実施形態の図４０と同様であるため、説明は省略される。以下では、信号ＣＥｎ２について主に述べる。
第６実施形態に係るメモリシステム１００は、第４及び第５実施形態と同様に、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを決定するために専用のコマンドを用いている。具体的には、メモリコントローラ３００は、信号ＤＱにおいてＯＤＴコマンド９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、並びに信号ＣＥｎ２の制御を行うことにより、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを制御している。
時刻ｔａにおいて、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔａから時刻ｔｈまでの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。時刻ｔｈにおいて、メモリコントローラ３００は、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。
ＯＤＴコマンド９７ｈ及びアドレスＡＤＤが送信されてから、ＯＤＴ終了コマンド９Ｂｈが送信されるまでの期間において、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃは、信号ＣＥｎ２がローレベルである間、すなわち、時刻ｔｃと時刻ｔｇの間に亘って、イネーブルになる。
このように、メモリコントローラ３００は、信号ＤＱにおいてＯＤＴコマンド９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、及び信号ＣＥｎ２の制御を行うことにより、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを制御している。第６実施形態は、少なくともメモリコントローラ３００とＮＡＮＤチップＡ２００Ａが信号ＤＱを送受信している期間を含む期間（時刻ｔｄ～時刻ｔｅ）に亘って、常に信号ＣＥｎ２をローレベルにすることにより、常にＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにしている。
具体的には、メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＣ２００Ｃは、時刻ｔｃにおいて、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃをイネーブルにし、時刻ｔｇにおいて、終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃをディセーブルにする。言い換えると、終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿ＣがそれぞれノードＤＱＩ、ＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩを終端する、すなわち終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃがイネーブルになる時間は、時刻ｔｃから時刻ｔｇまでの間である。これは、第６実施形態において送受信される信号は１種類であるため、終端回路は、メモリコントローラ３００がＮＡＮＤチップＡ２００Ａと通信する目的でＮＡＮＤチップＡ２００Ａをイネーブルにしている間は、常にイネーブルで良いからである。
図４７は、第６実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図４７は、信号ＤＱの種類がステータス及びパラレルステータスであるとき、終端回路がイネーブルになるタイミングを示している。図４７には、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。
信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートは、第５実施形態の図４３と同様であるため、説明は省略される。以下では、信号ＣＥｎ２について主に述べる。
図４７では、図４６と同じく、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを決定するために専用のコマンドを用いている。具体的には、メモリコントローラ３００は、信号ＤＱにおいてＯＤＴコマンド９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、及び信号ＣＥｎ２の制御を行うことにより、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを制御している。
時刻ｔａにおいて、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔａから時刻ｔｈまでの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。時刻ｔｈにおいて、メモリコントローラ３００は、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。
ＯＤＴコマンド９７ｈ及びアドレスＡＤＤが送信されてから、ＯＤＴ終了コマンド９Ｂｈが送信されるまでの期間において、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃは、信号ＣＥｎ２がローレベルである間、すなわち、時刻ｔｃと時刻ｔｇの間に亘って、イネーブルになる。
メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＣ２００Ｃは、時刻ｔｃにおいて、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃをイネーブルにし、時刻ｔｇにおいて、終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃをディセーブルにする。言い換えると、終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿ＣがそれぞれノードＤＱＩ、ＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩを終端する、すなわち終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ及び２２２＿Ｃがイネーブルになる時間は、時刻ｔｃから時刻ｔｇまでの間である。
図４８は、第６実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図４８は、信号ＤＱの種類がＦｅａｔｕｒｅＤａｔａであるとき、終端回路がイネーブルになるタイミングを示している。図４８には、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。
信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートは、第４実施形態の図３８と同様であるため、説明は省略される。以下では、信号ＣＥｎ２について主に述べる。
図４８では、図４６と同じく、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを決定するために専用のコマンドを用いている。具体的には、メモリコントローラ３００は、信号ＤＱにおいてＯＤＴコマンド９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、及び信号ＣＥｎ２の制御を行うことにより、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを制御している。
時刻ｔａにおいて、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔａから時刻ｔｈまでの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。時刻ｔｈにおいて、メモリコントローラ３００は、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ、及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。
ＯＤＴコマンド９７ｈ及びアドレスＡＤＤが送信されてから、ＯＤＴ終了コマンド９Ｂｈが送信されるまでの期間において、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃは、信号ＣＥｎ２がローレベルである間、すなわち、時刻ｔｃと時刻ｔｇの間に亘って、イネーブルになる。
メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＣ２００Ｃは、時刻ｔｃにおいて、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿Ｃをイネーブルにし、時刻ｔｇにおいて、終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿Ｃをディセーブルにする。言い換えると、終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿ＣがノードＤＱＩ、ＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩを終端する、すなわち終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿Ｃがイネーブルになる時間は、時刻ｔｃから時刻ｔｇまでの間である。
図４９は、第６実施形態に係るメモリシステム１００における信号のタイミングチャートの一例である。図４８は、信号ＤＱの種類がＤａｔａＯｕｔｐｕｔであるとき、終端回路がイネーブルになるタイミングを示している。図４９には、信号ＣＥｎ１、ＣＥｎ２、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートが示されている。
信号ＣＥｎ１、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥｎ、ＲＥ、ＤＱＳ、ＤＱＳｎ、及びＤＱのタイミングチャートは、第４実施形態の図３９と同様であるため、説明は省略される。以下では、信号ＣＥｎ２について主に述べる。
図４９では、図４６と同じく、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを決定するために専用のコマンドを用いている。具体的には、メモリコントローラ３００は、信号ＤＱにおいてＯＤＴコマンド９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、並びに信号ＣＥｎ２の制御を行うことにより、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングを制御している。
時刻ｔａにおいて、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがイネーブルになる。時刻ｔａから時刻ｔｈまでの期間において、メモリコントローラ３００は、信号ＣＥｎ２をローレベルにする。時刻ｔｈにおいて、メモリコントローラ３００は、信号ＣＥｎ２をハイレベルにする。これにより、ＮＡＮＤチップＣ２００Ｃ及びＮＡＮＤチップＤ２００Ｄがディセーブルになる。
ＯＤＴコマンド９７ｈ及びアドレスＡＤＤが送信されてから、ＯＤＴ終了コマンド９Ｂｈが送信されるまでの期間において、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃは、信号ＣＥｎ２がローレベルである間、すなわち、時刻ｔｃと時刻ｔｇの間に亘って、イネーブルになる。
メモリコントローラ３００の指示に基づいて、ＮＡＮＤチップＡ２００Ａは、時刻ｔｃにおいて、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿Ｃをイネーブルにし、時刻ｔｇにおいて、終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿Ｃをディセーブルにする。言い換えると、終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿ＣがノードＤＱＩ、ＤＱＳＩ、ＤＱＳｎＩ、ＲＥｎＩ、及びＲＥＩを終端する、すなわち終端回路２０３＿Ｃ、２１８＿Ｃ～２２０＿Ｃ、及び２２２＿Ｃがイネーブルになる時間は、時刻ｔｃから時刻ｔｇまでの間である。
以上のタイミングチャートより、第６実施形態に係るメモリシステム１００における、終端回路がイネーブルになるタイミングについてまとめる。ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃをイネーブルにするタイミングは、メモリコントローラ３００が、信号ＤＱにおいてＯＤＴコマンド９７ｈ、アドレスＡＤＤ、及びＯＤＴ終了コマンド９Ｂｈを送信すること、及び信号ＣＥｎ２の制御を行うことにより制御している。すなわち、終端回路をイネーブルにするための専用のコマンドを用いている。
［６－３］利点（効果）
以上で説明した第６実施形態に係るメモリシステム１００は、第３実施形態と同じく、送信部２０２＿Ｃ及び３０２＿Ｃ並びに受信部２０１＿Ｃ及び３０１＿Ｃを備えている。このため、第３実施形態と同じ効果を得られる。
また、第６実施形態に係るメモリシステム１００によれば、第３実施形態と異なるとともに第４及び第５実施形態と同じく、半導体記憶装置２００において配線の終端を行う際に、非選択ＮＡＮＤチップが有する終端回路を使用している。このため、第３実施形態に係るメモリシステム１００よりも、信号が配線を伝搬する際の反射をさらに低減できる。
また、第６実施形態に係るメモリシステム１００によれば、消費電力の少ないＬＶＳＴＬ方式による終端回路を用いているため、終端回路を長時間イネーブルにすることが可能である。
第６実施形態においては、配線を終端する際に、ＮＡＮＤチップＣ２００Ｃの有する終端回路２０３＿Ｃ、２１８＿Ｃ、２１９＿Ｃ、２２０＿Ｃ、及び（又は）２２２＿Ｃ２２０＿Ｃ、及び（又は）２２２＿Ｃのみを使用する例を示したが、実際には他のＮＡＮＤチップが有する終端回路を組み合わせて使用しても良い。例えば、ノードＤＱＩを終端する場合に、ＮＡＮＤチップＣ２００Ｃの終端回路２０３＿Ｃだけ使用するのでは無く、ＮＡＮＤチップＡ２００Ａの終端回路２０３も併せて使用して終端を行っても良い。
［７］その他の変形例等
本発明の第１～６実施形態において、メモリシステム１００の構造はその他の構造であっても良い。例えば、図示されていない構成要素を含み、図示されていない配線等によって接続された構造であっても良い。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。
本発明の第１～６実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。第１～６実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。第１～６実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (25)

  1. 第１信号及び前記第１信号よりも小さい振幅を有する第２信号を受信する第１ピンと、
    前記第１ピンに接続され、前記第１信号と第１電圧との比較に基づいて、第３信号を出力し、前記第２信号と第２電圧との比較に基づいて、前記第３信号よりも小さい振幅を有する第４信号を出力する第１受信回路と、
    前記第１ピンに接続され、前記第１ピンが前記第１信号を受信する場合はディセーブル状態になり、前記第２信号を受信する場合はイネーブル状態になる、第１終端回路と、
    を備える、
    半導体記憶装置。
  2. 前記第２電圧は、前記第１電圧よりも小さい、
    請求項１に記載の半導体記憶装置。
  3. 前記第１終端回路は、前記第１ピンと接地電圧を供給するノードとの間で直列に接続された第１抵抗及び第１スイッチを含む、
    請求項１に記載の半導体記憶装置。
  4. 前記第１信号は、コマンド又はアドレスを含み、
    前記第２信号は、パラメータの値又は書き込みデータを含む、
    請求項１に記載の半導体記憶装置。
  5. 第５信号及び前記第５信号よりも小さい振幅を有する第６信号を前記第１ピンに出力する第１送信回路をさらに備え、
    前記第５信号は、ステータスを示すデータを含み、
    前記第６信号は、読み出しデータを含む、
    請求項１に記載の半導体記憶装置。
  6. 第５信号を前記第１ピンに出力する第１送信回路をさらに備え、
    前記第５信号は、ステータス又は読み出しデータを含み、
    請求項１に記載の半導体記憶装置。
  7. 前記第１送信回路の出力ノードは、ＮＭＯＳトランジスタを介して電源電圧を供給するノードに接続されている、
    請求項６に記載の半導体記憶装置。
  8. 第５信号及び前記第５信号よりも小さい振幅を有する第６信号を受信する第２ピンと、
    前記第２ピンに接続され、前記第５信号と前記第１電圧との比較に基づいて、第７信号を出力し、前記第６信号と前記第２電圧との比較に基づいて、前記第７信号よりも小さい振幅を有する第８信号を出力する第２受信回路と、
    前記第２ピンに接続され、前記第２ピンが前記第５信号を受信する場合はディセーブル状態になり、前記第６信号を受信する場合はイネーブル状態になる、第２終端回路と、
    第９信号及び前記第９信号よりも小さい振幅を有する第１０信号を受信する第３ピンと、
    前記第３ピンに接続され、前記第９信号と前記第１電圧との比較に基づいて、第１１信号を出力し、前記第１０信号と前記第２電圧との比較に基づいて、前記第１１信号よりも小さい振幅を有する第１２信号を出力する第３受信回路と、
    前記第３ピンに接続され、前記第３ピンが前記第９信号を受信する場合はディセーブル状態になり、前記第１０信号を受信する場合はイネーブル状態となる、第３終端回路と、
    をさらに備える、
    請求項１に記載の半導体記憶装置。
  9. 第１３信号及び前記第１３信号よりも小さい振幅を有する第１４信号を受信する第４ピンと、
    前記第４ピンに接続され、前記第１３信号と前記第１電圧との比較に基づいて、第１５信号を出力し、前記第１４信号と前記第２電圧との比較に基づいて、前記第１５信号よりも小さい振幅を有する第１６信号を出力する第４受信回路と、
    前記第４ピンに接続され、前記第４ピンが前記第１３信号を受信する場合はディセーブル状態になり、前記第１４信号を受信する場合はイネーブル状態となる、第４終端回路と、
    第１７信号及び前記第１７信号よりも小さい振幅を有する第１８信号を受信する第５ピンと、
    前記第５ピンに接続され、前記第１７信号と前記第１電圧との比較に基づいて、第１９信号を出力し、前記第１８信号と前記第２電圧との比較に基づいて、前記第１９信号よりも小さい振幅を有する第２０信号を出力する第５受信回路と、
    前記第５ピンに接続され、前記第５ピンが前記第１７信号を受信する場合はディセーブル状態になり、前記第１８信号を受信する場合はイネーブル状態となる、第５終端回路と、
    をさらに備える、
    請求項８に記載の半導体記憶装置。
  10. 前記第２受信回路と、前記第３受信回路とに接続され、
    前記第７信号と前記第１１信号とに基づいて、第２１信号と第２２信号とを出力する、又は前記第８信号と前記第１２信号とに基づいて、前記第２１信号と前記第２２信号とを出力する、
    第１回路と、
    前記第２１信号と前記第２２信号とに基づいて、前記第３信号又は前記第４信号に含まれるデータを格納する、ラッチ回路と、
    をさらに備える、
    請求項９に記載の半導体記憶装置。
  11. 前記第１ピンと、前記第１受信回路と、前記第１終端回路とを含む第１チップを更に備える、
    請求項１に記載の半導体記憶装置。
  12. 前記第１ピンと、前記第１受信回路とを含む第１チップと、
    前記第１終端回路を含む第２チップと、
    をさらに備える、
    請求項１に記載の半導体記憶装置。
  13. 前記第１終端回路は、前記第１信号として第１コマンドを受信してから第２コマンドを受信するまでの期間において、前記第２チップをイネーブル状態にする信号を前記第２チップが受信している間、イネーブル状態になる、
    請求項１２に記載の半導体記憶装置。
  14. 第１信号を受信し、前記第１信号よりも小さい振幅を有する第２信号を出力する第１送信回路と、
    前記第２信号を受信する第１ピンと、
    前記第１ピンに接続され、前記第２信号と第１電圧との比較に基づいて、第３信号を出力する第１受信回路と、
    前記第１ピンに接続され、前記第１ピンが、前記第２信号を受信している間にイネーブル状態となる、第１終端回路と、
    を備え、
    前記第１送信回路の出力ノードは、ＮＭＯＳトランジスタを介して電源電圧を供給するノードに接続されている、
    メモリシステム。
  15. 前記第１終端回路は、前記第１ピンと接地電圧を供給するノードとの間で直列に接続された第１抵抗及び第１スイッチを含む、
    請求項１４に記載のメモリシステム。
  16. 前記第１信号は、コマンド又はアドレスを含む、
    請求項１４に記載のメモリシステム。
  17. 前記第１信号は、パラメータの値又は書き込みデータを更に含む、
    請求項１６に記載のメモリシステム。
  18. 第４信号を受信し、前記第４信号よりも小さい振幅を有する第５信号を前記第１ピンに出力する第２送信回路をさらに備え、
    前記第５信号は、ステータスを示すデータ又は読み出しデータを含み、
    前記第２送信回路の出力ノードは、ＮＭＯＳトランジスタを介して電源電圧を供給するノードに接続されている、
    請求項１４に記載のメモリシステム。
  19. 第４信号を受信し、前記第４信号よりも小さい振幅を有する第５信号を出力する第２送信回路と、
    前記第５信号を受信する第２ピンと、
    前記第２ピンに接続され、前記第５信号と前記第１電圧との比較に基づいて、第６信号を出力する第２受信回路と、
    前記第２ピンに接続され、前記第２ピンが、前記第５信号を受信している間にイネーブル状態となる、第２終端回路と、
    第７信号を受信し、前記第７信号よりも小さい振幅を有する第８信号を出力する第３送信回路と、
    前記第８信号を受信する第３ピンと、
    前記第３ピンに接続され、前記第８信号と前記第１電圧との比較に基づいて、第９信号を出力する第３受信回路と、
    前記第３ピンに接続され、前記第３ピンが、前記第８信号を受信している間にイネーブル状態となる、第３終端回路と、
    をさらに備える、
    請求項１４に記載のメモリシステム。
  20. 第１０信号を受信し、前記第１０信号よりも小さい振幅を有する第１１信号を出力する第４送信回路と、
    前記第１１信号を受信する第４ピンと、
    前記第４ピンに接続され、前記第１１信号と前記第１電圧との比較に基づいて、第１２信号を出力する第４受信回路と、
    前記第４ピンに接続され、前記第４ピンが、前記第１１信号を受信している間にイネーブル状態となる、第４終端回路と、
    第１３信号を受信し、前記第１３信号よりも小さい振幅を有する第１４信号を出力する第５送信回路と、
    前記第１４信号を受信する第５ピンと、
    前記第５ピンに接続され、前記第１４信号と前記第１電圧との比較に基づいて、第１５信号を出力する第５受信回路と、
    前記第５ピンに接続され、前記第５ピンが、前記第１４信号を受信している間にイネーブル状態となる、第５終端回路と、
    をさらに備える、
    請求項１９に記載のメモリシステム。
  21. 前記第２受信回路と、前記第３受信回路とに接続され、
    前記第６信号と前記第９信号とに基づいて、第１６信号と第１７信号とを出力する、
    第１回路と、
    前記第１６信号と前記第１７信号とに基づいて、前記第３信号に含まれるデータを格納するラッチ回路と、
    をさらに備える、
    請求項２０に記載のメモリシステム。
  22. 前記第１ピンと、前記第１受信回路と、前記第１終端回路とを含む第１チップをさらに備える、
    請求項１４に記載のメモリシステム。
  23. 前記第１ピンと、前記第１受信回路とを含む第１チップと、
    前記第１終端回路を含む第２チップと、
    をさらに備える、
    請求項１４に記載のメモリシステム。
  24. 前記第１終端回路は、前記第１信号として第１コマンドを受信してから第２コマンドを受信するまでの期間において、前記第２チップをイネーブルにする信号を前記第２チップが受信している間、イネーブルになる、
    請求項２３に記載のメモリシステム。
  25. 前記第１送信回路を含むメモリコントローラと、
    前記第１ピン及び前記第１終端回路を含む半導体記憶装置と、
    を更に備える、
    請求項１４に記載のメモリシステム。
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