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CN113383388A - 用于存储器器件的页缓冲器中的数据读取的时钟信号返回方案 - Google Patents

用于存储器器件的页缓冲器中的数据读取的时钟信号返回方案 Download PDF

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CN113383388A CN202180001162.5A CN202180001162A CN113383388A CN 113383388 A CN113383388 A CN 113383388A CN 202180001162 A CN202180001162 A CN 202180001162A CN 113383388 A CN113383388 A CN 113383388A
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Abstract

在某些方面中，一种电路包括：包括多个部分的页缓冲器、耦合到页缓冲器的多个部分的时钟路径、以及耦合到页缓冲器的时钟电平设置模块。部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号。时钟路径被配置为合并多个时钟返回信号。时钟电平设置模块被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号对应于第一时钟信号。

Description

用于存储器器件的页缓冲器中的数据读取的时钟信号返回 方案
背景技术
本公开涉及存储器器件及其操作。
闪存存储器是一种可以被电擦除和重新编程的低成本、高密度、非易失性的固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。可以由闪存存储器执行各种操作，例如，读取、编程(写入)和擦除，以将每个存储器单元的阈值电压改变为期望电平。对于NAND闪存存储器，可以在块级执行擦除操作，并且可以在页级执行编程操作或读取操作。
发明内容
在一个方面中，一种电路包括：包括多个部分的页缓冲器、耦合到页缓冲器的多个部分的时钟路径、以及耦合到页缓冲器的时钟电平设置模块。部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号。时钟路径被配置为合并多个时钟返回信号。时钟电平设置模块被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号对应于第一时钟信号。
在另一方面中，一种系统包括存储器器件，存储器器件包括被配置为存储数据的存储器单元阵列，以及耦合到存储器单元阵列并且被配置为对存储器单元阵列执行读取操作以读取存储的数据的外围电路。外围电路包括：包括多个部分的页缓冲器、耦合到页缓冲器的多个部分的时钟路径、以及耦合到页缓冲器的时钟电平设置模块。部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号。时钟路径被配置为合并多个时钟返回信号。时钟电平设置模块被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号对应于第一时钟信号。
在又一方面中，一种存储器器件包括被配置为存储数据的存储器单元阵列，以及耦合到存储器单元阵列并且被配置为对存储器单元阵列执行读取操作以读取存储的数据的外围电路。外围电路包括：包括多个部分的页缓冲器、耦合到页缓冲器的多个部分的时钟路径、以及耦合到页缓冲器的时钟电平设置模块。部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号。时钟路径被配置为合并多个时钟返回信号。时钟电平设置模块被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号对应于第一时钟信号。
在再一方面中，公开了一种用于操作存储器器件的方法。存储器器件包括页缓冲器。接收读取指令。获得读取指令中的页缓冲器的地址。基于地址确定第一时钟信号中的周期的数量的奇偶性。第一时钟信号由页缓冲器的第一部分接收。基于奇偶性设置第一时钟返回信号的起始电平。第一时钟返回信号由页缓冲器的第一部分响应于接收到第一时钟信号而返回。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的具有存储器器件的示例性系统的块图。
图2A示出了根据本公开的一些方面的具有存储器器件的示例性存储器卡的示图。
图2B示出了根据本公开的一些方面的具有存储器器件的示例性固态驱动器(SSD)的示图。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器器件的示意图。
图4示出了根据本公开的一些方面的包括NAND存储器串的示例性存储器单元阵列的截面的侧视图。
图5示出了根据本公开的一些方面的包括存储器单元阵列和外围电路的示例性存储器器件的块图。
图6示出了根据本公开的一些方面的包括多个存储器面的示例性存储器器件的块图。
图7示出了根据本公开的一些方面的包括具有多个部分的页缓冲器和耦合到页缓冲器的多个部分的时钟路径的存储器面的示例性布局。
图8示出了耦合到页缓冲器的多个部分以用于合并时钟返回信号的时钟路径的电路图。
图9示出了由图8中的时钟路径实施的时钟信号返回方案的时序图。
图10示出了根据本公开的一些方面的示例性时钟电平设置模块和示例性时钟路径的电路图，它们均耦合到页缓冲器的多个部分以用于合并时钟返回信号。
图11示出了根据本公开的一些方面的由图10中的时钟路径实施的示例性时钟信号返回方案的时序图。
图12示出了根据本公开的一些方面的基于读取指令中的页缓冲器的地址确定时钟返回信号的起始电平的示例性方案。
图13示出了根据本公开的一些方面的用于操作存储器器件的示例性方法的流程图。
将参考附图描述本公开的各个方面。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。此外，显然本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，以及以未在附图中具体描绘的方式组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以代替地允许存在不一定明确地描述的附加因素，这同样至少部分地取决于上下文。
一些存储器器件(例如，NAND闪存存储器器件)可以在页级执行读取操作，即同时读取同一选定页中的所有存储器单元。页缓冲器由NAND闪存存储器器件使用，以用于在读取操作中缓冲存储器单元阵列与数据总线之间的读出数据。某一存储器面的页缓冲器被划分为多个部分(例如，四个四等分区)，多个部分中的每一个具有其自己的时钟路径和数据路径，这些时钟路径和数据路径最终合并在一起以NAND闪存存储器器件输出。
由于NAND闪存存储器器件以非常高的频率工作，因此为了跟踪读出数据，根据时钟信号返回方案(也称为，波管线结构)，将列地址发送到存储器面的时钟信号将与读取数据一起作为时钟返回信号返回。由于在从当前选择四等分区的数据读取完成时，页缓冲器需要切换，因此返回时钟信号也需要从四等分区切换到四等分区。然而，由于不同四等分区之间的工艺和操作条件变化(例如，工艺、电压、温度等)的原因，传输每个时钟返回信号的持续时间也变化。因此，合并来自四个页缓冲器四等分区的时钟返回信号是有挑战性的。
根据一些已知的时钟信号返回方案，在合并不同四等分区的时钟返回信号时，为了不选通其他四等分区的时钟返回信号，每个时钟返回信号的电平必须在结束时返回到低。也就是说，根据那些已知的方案，每个时钟返回信号包括短脉冲。将短脉冲用于时钟返回信号的问题在于，短脉冲需要沿着时钟路径的长路由线传递，考虑到不同四等分区之间的工艺和操作条件变化，这变得难以控制。
为了解决上述问题中的一个或多个，本公开介绍了一种解决方案，其中，避免用于时钟返回信号的短脉冲，同时在页缓冲器的不同部分之间的切换期间，仍然不选通来自页缓冲器的其他部分的其他时钟返回信号。根据在用于合并不同时钟返回信号的时钟路径中使用的逻辑门的类型(例如，OR门或NAND门)，可以确保从当前选择部分返回的时钟返回信号在特定电平(例如，对于OR门为低，并且对于NAND门为高)完成，该特定电平将不选通在紧接着该时钟返回信号的另一时钟返回信号。结果，可以在时钟路径的开始处使用分频器，以增加时钟返回信号的周期，以避免使用用于时钟返回信号的短脉冲。在一些实施方式中，为了确保来自页缓冲器的当前选择部分的时钟返回信号的期望结束电平，确定时钟返回信号中的周期的数量的奇偶性，并且使用该奇偶性来设置时钟返回信号的起始电平。在一些实施方式中，由于时钟周期对应于要在当前选择部分中传送的读出数据周期，因此可以基于如读取指令中指示的来自页缓冲器的当前选择部分的读出数据的地址来确定时钟周期的数量的奇偶性。结果，即使在长路由之上，并且在页缓冲器的不同部分之间的工艺和操作条件变化的情况下，也可以更容易地控制时钟返回信号，由此实现不同部分之间的无缝切换。此外，与已知的时钟信号返回方案相比，通过使用本文公开的时钟信号返回方案，数据路径和时钟路径之上的数据和时钟信号之间的跟踪也变得更容易。
图1示出了根据本公开的一些方面的具有存储器器件的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储系统102，存储系统102具有一个或多个存储器器件104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机108可以耦合到存储器控制器106并且被配置为通过存储器控制器106将数据发送到存储器器件104或从存储器器件104接收数据。例如，主机108可以在编程操作中发送编程数据或者在读取操作中接收读取数据。
存储器器件104可以是本公开中公开的任何存储器器件(例如，NAND闪存存储器器件)，其包括具有多个部分(例如，四个四等分区)的页缓冲器。与本公开的范围一致，根据在用于合并不同时钟返回信号的时钟路径中使用的逻辑门的类型(例如，OR门或NAND门)，可以确保从当前选择部分返回的时钟返回信号在特定电平(例如，对于OR门为低，并且对于NAND门为高)完成，该特定电平将不选通紧接着该时钟返回信号的另一时钟返回信号。结果，可以在时钟路径的开始处使用分频器，以增加时钟返回信号的周期，以避免使用用于时钟返回信号的短脉冲。
根据一些实施方式，存储器控制器106耦合到存储器器件104和主机108，并且被配置为控制存储器器件104。存储器控制器106可以管理存储在存储器器件104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为通过将指令(例如，读取指令)提供到存储器器件104来控制存储器器件104的操作(例如，读取、擦除和编程操作)。例如，存储器控制器106可以被配置为将读取指令提供到存储器器件104的外围电路来控制读取操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器器件104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器器件104读取的或者被写入到存储器器件104的数据的纠错码(ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器器件104。
存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器106和一个或多个存储器器件104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2A中所示的一个示例中，存储器控制器106和单个存储器器件104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2B中所示的另一示例中，存储器控制器106和多个存储器器件104可以集成到SSD 206中。SSD 206还可以包括将SSD 206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器器件300的示意电路图。存储器器件300可以是图1中的存储器器件104的示例。存储器器件300可以包括存储器单元阵列器件301和耦合到存储器单元阵列器件301的外围电路302。存储器单元阵列器件301可以是NAND闪存存储器单元阵列，其中，存储器单元306以NAND存储器串308的阵列的形式提供，每个NAND存储器串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合并且垂直地堆叠的多个存储器单元306。每个存储器单元306可以保持连续模拟值，例如，电压或电荷，其取决于在存储器单元306的区域内捕获的电子的数量。每个存储器单元306可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元306是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元306是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
如图3中所示，每个NAND存储器串308可以包括在其源极端处的源极选择栅极(SSG)晶体管310和在其漏极端处的漏极选择栅极(DSG)晶体管312。SSG晶体管310和DSG晶体管312可以被配置为在读取和编程操作期间激活选定的NAND存储器串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储器串308的源极通过同一源极线(SL)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一块304中的所有NAND存储器串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储器串308的DSG晶体管312的漏极耦合到相应位线316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一个或多个DSG线313将选择电压(例如，高于DSG晶体管312的阈值电压)或取消选择电压(例如，0V)施加到相应DSG晶体管312的栅极和/或通过经由一个或多个SSG线315将选择电压(例如，高于SSG晶体管310的阈值电压)或取消选择电压(例如，0V)施加到相应SSG晶体管310的栅极而被选择或被取消选择。
如图3中所示，NAND存储器串308可以被组织为多个块304，多个块304的每一个可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储器单元306同时被擦除。为了擦除选定块304中的存储器单元306，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定块304以及与选定块304在同一面中的未选定块304的源极线314。相邻NAND存储器串308的存储器单元306可以通过字线318耦合，字线318选择存储器单元306的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线318耦合到存储器单元306的页320，页320是用于编程操作的基本数据单位。以位为单位的一页320的大小可以与一个块304中由字线318耦合的NAND存储器串308的数量相关。每个字线318可以包括在相应页320中的每个存储器单元306处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
图4示出了根据本公开的一些方面的包括NAND存储器串308的示例性存储器单元阵列301的截面的侧视图。如图4中所示，NAND存储器串308可以在衬底402上方垂直地延伸穿过存储器堆叠层404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。
存储器堆叠层404可以包括交替的栅极导电层406和栅极到栅极电介质层408。存储器堆叠层404中的栅极导电层406和栅极到栅极电介质层408的对的数量可以确定存储器单元阵列301中的存储器单元306的数量。栅极导电层406可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层406包括掺杂多晶硅层。每个栅极导电层406可以包括围绕存储器单元306的控制栅极、DSG晶体管312的栅极或SSG晶体管310的栅极，并且可以在存储器堆叠层404的顶部处横向地延伸作为DSG线313、在存储器堆叠层404的底部处横向地延伸作为SSG线315、或者在DSG线313与SSG线315之间横向地延伸作为字线318。
如图4中所示，NAND存储器串308包括垂直地延伸穿过存储器堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(一种或多种)半导体材料(例如，作为半导体沟道420)和(一种或多种)电介质材料(例如，作为存储器膜418)的沟道孔。在一些实施方式中，半导体沟道420包括硅，例如，多晶硅。在一些实施方式中，存储器膜418是包括隧穿层426、存储层424(又称为“电荷捕获/存储层”)和阻挡层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424和阻挡层422以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻挡层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
如图4中所示，阱414(例如，P阱和/或N阱)形成在衬底402中，并且NAND存储器串308的源极端与阱414接触。例如，源极线314可以耦合到阱414，以在擦除操作期间将擦除电压施加到阱414(即，NAND存储器串308的源极)。在一些实施方式中，NAND存储器串308还包括在NAND存储器串308的漏极端处的沟道插塞416。
返回参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储器单元阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313将电压信号和/或电流信号施加到每个目标存储器单元306以及从每个目标存储器单元306感测电压信号和/或电流信号来促进存储器单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加外围电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑512的控制信号从存储器单元阵列301读取数据以及向存储器单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储器单元阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储器单元306中。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储器单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。如下文详细描述的，页缓冲器/感测放大器504可以包括多个物理上分离的部分(例如，四个四等分区)，它们可以在读取操作中通过其自己的时钟路径和数据路径而顺序地被访问。
列解码器/位线驱动器506可以被配置为由控制逻辑512根据来自控制逻辑512的控制信号来控制，并且通过施加从电压发生器510生成的位线电压来选择一个或多个NAND存储器串308。如下文详细描述的，在读取操作中，控制信号可以包括读取命令，读取命令包括地址(例如，列地址)，每个地址识别从页缓冲器/感测放大器504的部分中的一个开始的读出数据。
行解码器/字线驱动器508可以被配置为由控制逻辑512根据来自控制逻辑512的控制信号来控制，并且选择/取消选择存储器单元阵列301的块304并且选择/取消选择块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以选择/取消选择并且驱动SSG线315和DSG线313。电压发生器510可以被配置为由控制逻辑512根据来自控制逻辑512的控制信号来控制，并且生成要被供应到存储器单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
控制逻辑512可以耦合到上文描述的每个外围电路，并且被配置为通过生成和发送各种控制信号(例如，用于读取操作的读取命令)来控制每个外围电路的操作。控制逻辑512还可以以期望的频率、周期和占空比将时钟信号发送到其他外围电路302，以协调每个外围电路302的操作，例如，用于同步。寄存器514可以耦合到控制逻辑512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路302的操作的状态信息、命令操作码(OP码)和命令地址。
接口516可以耦合到控制逻辑512，并且充当指令提取器/缓冲器以及指令解码器，以对从存储器控制器(例如，图1中的106)接收的指令进行解码并且将解码后的指令中继到控制逻辑512。接口516还可以缓冲从控制逻辑512接收的状态信息并且将其中继到存储器控制器(例如，图1中的106)。接口516可以经由数据总线518耦合到页缓冲器/感测放大器504，并且进一步充当数据输入/输出(I/O)接口和数据缓冲器，以缓冲数据并且将数据中继到存储器单元阵列301或从存储器单元阵列301中继数据。
如下文详细描述的，外围电路302还可以包括时钟路径520，时钟路径520耦合到页缓冲器/感测放大器504的每个部分并且从页缓冲器/感测放大器504的每个部分耦合，并且被配置为根据本文公开的时钟信号返回方案在读取操作中传送并且合并来自页缓冲器/感测放大器504的多个部分的多个时钟返回信号。时钟路径520还可以耦合到接口516，以将合并的时钟返回信号传送到接口516，以便在在读取操作中同步来自数据总线518的读出数据的输出。在一些实施方式中，在读取操作中，时钟路径520上的合并的时钟返回信号与数据总线518上的读出数据对准。
图6示出了根据本公开的一些方面的包括多个存储器面的示例性存储器器件300的块图。在一些实施方式中，存储器器件300包括多个存储器面602(例如，图6中的4个存储器面)。存储器面602在执行读取操作、编程操作或擦除操作时可以相互独立。例如，每个存储器面602可以被配置为响应于从控制逻辑512接收到读取控制信号而独立地执行读取操作。在一些实施方式中，每个存储器面602覆盖用于读取和编程数据的局部缓冲，并且可以并行处理操作，由此提高操作速度。为了使能每个存储器面602独立操作，每个存储器面602可以包括存储器单元阵列301的一组块304和一组外围电路，例如页缓冲器/感测放大器504、列解码器/位线驱动器506和行解码器/字线驱动器508。
图7示出了根据本公开的一些方面的包括具有多个部分的页缓冲器/感测放大器504和耦合到页缓冲器/感测放大器504的多个部分的时钟路径520的存储器面602的示例性布局。存储器面602可以包括被划分为多个部分的页缓冲器/感测放大器504。根据一些实施方式，如图7中所示，页缓冲器/感测放大器504包括四个物理上分离的四等分区504a、504b、504c和504d。为了便于描述，在本文中可以将页缓冲器的多个部分描述为四个四等分区。应当理解，部分的数量不限于四个，并且可以是大于1的任何整数(例如，2、3、4、5、6等)，例如，两个二等分区。页缓冲器/感测放大器504可以包括多个存储单元(例如，锁存器、高速缓存或寄存器)，以用于暂时地存储(缓冲)要从存储器面602中的存储器单元读取的或者要写入到存储器面602中的存储器单元的一页或多页数据。在一些实施方式中，每个四等分区504a、504b、504c或504d具有相同大小，即，页缓冲器/感测放大器504的四分之一。例如，页缓冲器/感测放大器504可以存储16K字节的数据，并且每个四等分区504a、504b、504c或504d可以存储4K字节的数据。
在一些实施方式中，时钟路径520耦合到页缓冲器/感测放大器504的每个四等分区504a、504b、504c或504d。如图7中所示，时钟路径520可以在每个结点702、704a或704b处分叉，以形成其分支。例如，时钟路径520可以在结点702处分叉为两个面二等分区分支，并且时钟路径的每个面二等分区分支可以分别在相应的结点704a或704b处分叉为两个四等分区分支，使得时钟路径520的四个四等分区分支中的每一个可以耦合到页缓冲器/感测放大器504的相应的四等分区504a、504b、504c或504d。时钟路径520可以是双向的，以将时钟信号从例如控制逻辑512传送到每个四等分区504a、504b、504c或504d，并且将时钟返回信号从每个四等分区504a、504b、504c或504d传送到例如接口516。在一些实施方式中，时钟路径520被配置为将时钟信号分为四个时钟信号，并且经由其四等分区分支将四个时钟信号分别传送到页缓冲器/感测放大器504的四个四等分区504a、504b、504c和504d。如下文详细描述的，时钟路径520还被配置为经由其四等分区分支分别从页缓冲器/感测放大器504的四个四等分区504a、504b、504c和504d传送四个时钟返回信号，并且将四个时钟返回信号合并为合并的时钟返回信号。
图8示出了耦合到页缓冲器801的多个部分以用于合并时钟返回信号的时钟路径800的电路图。图9示出了由图8中的时钟路径800实施的时钟信号返回方案的时序图。页缓冲器801的四等分区0、1、2和3中的每一个在读取操作中遵循此顺序顺序地被选择：0、1、2和3。因此，以四等分区0和1为例，如图9中所示，在时钟路径800上传送到页缓冲器801的时钟信号(clk_dp)被分为两个顺序的时钟信号(clk_dp_q0和clk_dp_q1)。也就是说，四等分区0和1中的每一个顺序地接收相应的时钟信号(clk_dp_q0和clk_dp_q1)。如图8中所示，在每个四等分区0、1、2或3中，相应的时钟信号802通过相应的延迟电路(DLY)804，以变为时钟路径800的相应的分支中的相应的时钟返回信号(clk_rtn_q0、clk_rtn_q1、clk_rtn_q2或clk_rtn_q3)。如图9中所示，例如，在选择四等分区0时，用于四等分区0的延迟电路804充当倍频器，以从第一时钟信号(clk_dp_q0)的周期减少第一时钟返回信号(clk_rtn_q0)的周期。类似地，在选择四等分区1时，用于四等分区1的延迟电路804充当倍频器，以从第二时钟信号(clk_dp_q1)的周期减少第二时钟返回信号(clk_rtn_q1)的周期。结果，时钟返回信号以短脉冲的形式在时钟路径800上传送，以确保在切换时每个时钟返回信号的结束电平为低(例如，0V、Vss)，以避免在由OR门806在时钟路径800的四等分区分支处合并时彼此选通。应当理解，尽管为了便于说明，在图8的页缓冲器801中仅示出了延迟电路804，但是例如如上文描述的任何其他合适的部件可以包括在页缓冲器801的每个四等分区中。
如图8中所示，在时钟路径800的每个四等分区分支中，来自彼此相邻的两个四等分区(例如，四等分区0和1，或者四等分区2和3)的每两个时钟返回信号由相应的OR门806合并。时钟路径800的相应的四等分区分支上的两个合并的时钟返回信号中的每一个还通过相应的分频器808，分频器808增加其周期，以生成相应的合并的时钟返回信号(clk_rtn_q01或clk_rtn_q23)。如图9中所示，OR门806与分频器808一起在任一时钟返回信号(clk_rtn_q0或clk_rtn_q1)的每个上升沿处切换合并的时钟返回信号(clk_rtn_q01)的电平。换句话说，在每个四等分区分支处合并之后，每个时钟返回信号的短脉冲被放大。
如图8中所示，由于两个合并的时钟返回信号(clk_rtn_q01或clk_rtn_q23)需要在面二等分分支中再次合并，因此时钟路径800还包括在每个四等分区分支上的边沿检测器/脉冲发生器810，其分别在相应的合并的时钟返回信号(clk_rtn_q01或clk_rtn_q23)的每个上升沿或下降沿处生成短脉冲。两个输出的信号再次由OR门812合并，以生成合并的时钟返回信号(clk_rtn_pul)。如图9中所示，响应于合并的时钟返回信号(clk_trn_q01)的上升沿或下降沿，在合并的时钟返回信号(clk_rtn_pul)中再生成短脉冲。返回参考图8，合并的时钟返回信号(clk_rtn_pul)需要再次在时钟路径800上通过分频器814，以增加合并的时钟返回信号(clk_rtn)的周期，即放大短脉冲。
上文关于图8和图9描述的时钟信号返回方案需要各种时钟返回信号(例如，clk_rtn_q0、clk_rtn_q1、clk_rtn_q2、clk_rtn_q3和clk_rtn_pul)中的短脉冲，以避免在OR门806和812处选通。考虑到不同四等分区之间的工艺和操作条件变化(例如，工艺、电压、温度等)，变得难以很好地控制沿着时钟路径800的长路由线传递的短脉冲。此外，时钟路径800之上的信号周期和频率的频繁改变(例如，由分频器、倍频器和/或边沿检测器/脉冲发生器)也是不期望的，因为这可能增加时钟返回信号与对应的数据信号之间的不匹配的风险。
为了克服已知的时钟信号返回方案的上述问题中的一个或多个，本文关于下文的图10和图11公开了一种改进的时钟信号返回方案。根据在用于合并不同时钟返回信号的时钟路径中使用的逻辑门的类型(例如，OR门或NAND门)，可以确保从当前选择部分返回的时钟返回信号在特定电平(例如，对于OR门为低，并且对于NAND门为高)完成，该特定电平不选通紧接着该时钟返回信号的另一时钟返回信号。结果，在时钟路径的开始处可以使用分频器，以增加时钟返回信号的周期，以避免使用用于时钟返回信号的短脉冲。例如，图10示出了根据本公开的一些方面的示例性时钟电平设置模块1004和示例性时钟路径1002的电路图，它们均耦合到页缓冲器1001的多个部分以用于合并时钟返回信号，并且图11示出了根据本公开的一些方面的由图10中的时钟路径1002实施的示例性时钟信号返回方案的时序图。时钟路径1002和时钟电平设置模块1004可以是存储器器件300的外围电路302的部分。时钟路径1002可以是图5中的时钟路径520的一个示例。应当理解，尽管为了便于说明，时钟电平设置模块1004在本文中被示出和描述为耦合到页缓冲器1001的单独部件，但是时钟电平设置模块1004可以是独立电路或者另一外围电路302的部分，例如，页缓冲器1001的部分。例如，时钟电平设置模块1004可以是图5中的页缓冲器/感测放大器504的部分或者控制逻辑512的部分。
关于图10和图11描述的页缓冲器1001可以是例如图5-图7中的页缓冲器/感测放大器504，其包括多个部分(例如，图7中的四个四等分区504a、504b、504c和504d)。每个四等分区504a、504b、504c和504d可以被配置为顺序地接收时钟信号。例如，时钟信号(clk_dp)可以从控制逻辑512传送到页缓冲器/感测放大器504，并且由时钟路径520的结点702、704a和704b分为四个时钟信号(clk_dp_q0、clk_dp_q1、clk_dp_q2和clk_dp_q3)，这四个时钟信号通过四个四等分区分支分别传送到四等分区504a、504b、504c和504d。以四等分区0和1为例，如图11中所示，可以首先选择四等分区0，并且在读取操作中接收时钟信号(clk_dp)的第一时钟信号(clk_dp_q0)。在第一时钟信号(clk_dp_q0)的末尾处，当前选择的四等分区可以从四等分区0变为四等分区1，四等分区1接收时钟信号(clk_dp)的第二时钟信号(clk_dp_q1)。应当理解，在选择四等分区2和3时，时钟信号时序可以类似地应用于四等分区2和3。还应当理解，选择每个四等分区的顺序(即，由四个四等分区接收时钟信号的顺序)可以预设，例如，以四等分区0、1、2和3的顺序。还应当理解，根据具体的读取指令，在读取操作中，可能并非总是选择所有四个四等分区。例如，根据页缓冲器/感测放大器504中的读取数据的起始地址，首先选择的四等分区可以是四等分区0、1、2和3中的任何一个。类似地，还根据读取数据的长度，最后选择的四等分区可以是四等分区0、1、2和3中的任何一个。
每个四等分区504a、504b、504c或504d还可以被配置为响应于接收到对应的时钟信号而顺序地返回时钟返回信号。也就是说，在一些实施方式中，一旦接收到对应的时钟信号，每个四等分区504a、504b、504c或504d就返回时钟返回信号，即遵循如上文描述的波管线结构。因此，由四个四等分区返回时钟返回信号的顺序可以与由四个四等分区接收时钟信号的顺序以及选择每个四等分区的顺序相同。应当理解，由四个四等分区返回时钟返回信号的顺序因此也可以预设，例如，以四等分区0、1、2和3的顺序。
在一些实施方式中，时钟路径1002耦合到页缓冲器1001的多个部分，并且被配置为合并多个时钟返回信号。例如，时钟路径1002可以耦合到页缓冲器1001的四个四等分区，并且被配置为合并从四个四等分区顺序地返回的四个时钟返回信号。应当理解，在一些示例中，根据读取指令，在读取操作中并非所有四个四等分区都可以被选择，并且因此，在那些示例中，时钟路径1002可以仅相应地合并四个时钟返回信号中的一些。然而，在读取操作中四个四等分区全部被选择时，时钟路径1002能够合并从四个四等分区顺序地返回的所有四个时钟返回信号。
在一些实施方式中，时钟电平设置模块1004耦合到页缓冲器1001的每个四等分区，并且被配置为基于多个时钟信号中的第一时钟信号中的周期的数量设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号可以对应于第一时钟信号。根据一些实施方式，基于读取指令，在读取操作中，第一时钟信号发送到页缓冲器1001的当前选择的部分，并且响应于接收到第一时钟信号，页缓冲器1001的当前选择的部分返回第一时钟返回信号。结果，第一时钟返回信号的结束电平可以被设置在当第一时钟返回信号和第二时钟返回信号由时钟路径1002合并时不会选通紧接着第一时钟返回信号的第二时钟返回信号的电平，如下文详细描述的。
在一些实施方式中，页缓冲器1001的每个四等分区包括耦合到时钟电平设置模块1004的分频器1012。每个分频器1012可以被配置为接收相应的时钟信号1010(例如，图11中的clk_dp_q0或clk_dp_q1)，并且基于时钟信号1010生成相应的时钟返回信号(clk_rtn_q0、clk_rtn_q1、clk_rtn_q2或clk_rtn_q3)。如图10中所示，在一些实施方式中，分频器1012包括耦合到时钟电平设置模块1004的触发器1014。例如，触发器1014可以是具有设置/复位(SR)的D触发器(DFF)。具有SR的DFF可以包括时钟输入、SR输入、D输入、Q输出和
Figure BDA0003068712720000171
输出。DFF的Q输出可以经由反相器耦合到D输入，并且DFF的
Figure BDA0003068712720000172
输出可以输出相应的时钟返回信号(clk_rtn_q0、clk_rtn_q1、clk_rtn_q2或clk_rtn_q3)。DFF的时钟输入可以接收相应的时钟信号(clk_dp_q0、clk_dp_q1、clk_dp_q2或clk_dp_q3)，并且DFF的SR输入可以接收来自时钟电平设置模块1004的SR信号。还参考图11，以四等分区0和1为例，在选择四等分区0时，耦合到四等分区0的分频器1012可以将第一时钟返回信号(clk_rtrn_q0)的周期从第一时钟信号(clk_dp_q0)的周期加倍，以避免在时钟路径1002上传送短脉冲。例如，第一时钟返回信号(clk_rtrn_q0)的占空比可以为50％。类似地，在当前选择四等分区从四等分区0切换到四等分区1时，耦合到四等分区1的分频器1012还可以将第二时钟返回信号(clk_rtrn_q1)的周期从第二时钟信号(clk_dp_q1)的周期加倍。应当理解，尽管为了便于说明，在图10中仅示出了耦合到页缓冲器1001的四等分区中的一个四等分区的分频器1012，但是分频器1012可以类似地耦合到页缓冲器1001的四个四等分区中的每一个。
代替在合并时钟返回信号时(在切换当前选择四等分区时)使用时钟返回信号中的短脉冲以避免选通彼此相邻的时钟返回信号，时钟电平设置模块1004与分频器1012一起可以通过设置时钟返回信号的合适的起始电平来确保时钟返回信号的结束电平处于不会选通随后的时钟返回信号的电平(或者处于高电平，例如，Vdd，或者处于低电平，例如，0V或Vss)。在一些实施方式中，为了设置第一时钟返回信号的起始电平，时钟电平设置模块1004被配置为基于与第一时钟信号相关联的页缓冲器的地址来确定第一时钟信号中的周期的数量的奇偶性，并且基于奇偶性设置第一时钟返回信号的起始电平。地址可以在读取指令中。根据一些实施方式，由于时钟返回信号的电平在相应的时钟信号的每个上升沿处由分频器1012切换，因此时钟信号中的周期的数量的奇偶性(奇数或偶数)以及时钟返回信号的起始电平(高或低)确定时钟返回信号的结束电平(高或低)。例如，如果时钟信号中的周期的数量的奇偶性为偶数，则时钟返回信号的起始电平和结束电平可以相同，而如果时钟信号中的周期的数量的奇偶性为奇数，则时钟返回信号的起始电平和结束电平可以不同。
如图10中所示，在一些实施方式中，时钟电平设置模块1004包括地址单元1006，地址单元1006被配置为接收包括要从页缓冲器/感测放大器504读取的数据的起始地址的读取指令或读取命令，并且确定时钟信号中的周期的数量的奇偶性。如上文描述的，时钟电平设置模块1004可以是页缓冲器/感测放大器504的部分，例如，作为专用的集成电路(IC)(例如，专用集成电路(ASIC))，或者可以是控制逻辑512的部分，例如，作为专用的IC或者在微控制器单元(MCU)上运行的固件/软件代码。因此，在时钟电平设置模块1004是控制逻辑512的部分时，地址单元1006可以从存储器控制器(图1中的106)接收读取指令，或者在时钟电平设置模块1004是页缓冲器/感测放大器504的部分时，基于来自存储器控制器的读取指令从控制逻辑512接收读取命令(控制信号)。然而，地址单元1006在读取操作中能够识别在页缓冲器/感测放大器504的四个四等分区中的一个四等分区中的要读取的数据的起始地址。在一些实施方式中，第一时钟信号中的周期的数量对应于在页缓冲器1001的对应部分中用第一时钟信号传送的数据单元的数量。也就是说，时钟信号可以与数据信号同步。因此，基于读取指令中的起始地址，地址单元1006可以确定发送到当前选择的四等分区的时钟信号中的周期的数量。在一些实施方式中，地址单元1006基于读取指令中的读取数据的地址的最低位来确定奇偶性。
例如，如图12中所示，对于读取指令1、2和4中的每一个，起始地址可以在四等分区0中，四等分区0变为第一选择四等分区。在读取指令1中，时钟电平设置模块1004可以确定在发送到四等分区0的时钟信号中存在奇数(1)个周期，这将使得来自四等分区0的时钟返回信号的起始电平和结束电平不同。在读取指令2或4中，时钟电平设置模块1004可以确定在耦合到四等分区0的时钟信号中存在偶数(4或12)个周期，这将使得来自四等分区0的时钟返回信号的起始电平和结束电平相同。应当理解，起始地址可能并非总是在四等分区0中。例如，对于指令3，起始地址可以在四等分区1中，并且时钟电平设置模块1004可以确定在耦合到四等分区1的时钟信号中存在偶数(6)个周期，这将使得来自四等分区1的时钟返回信号的起始电平和结束电平相同。
返回参考图10，在一些实施方式中，时钟电平设置模块1004包括SR单元1008，SR单元1008被配置为基于时钟信号中的周期的数量的奇偶性来生成到触发器1014的SR输入的SR信号。通过用适当的SR信号(高或低)来设置或复位触发器1014(例如，具有SR的DFF)，输出(即，第一时钟返回信号)的起始电平可以被设置为高或低。在确定用于设置第一时钟返回信号的起始电平的适当的SR信号时，考虑的另一因素是时钟路径1002如何合并时钟返回信号的方式。时钟路径1002可以包括被配置为合并两个时钟返回信号的OR门或NAND门。因此，时钟电平设置模块1004还可以被配置为基于奇偶性以及时钟返回信号是由OR门还是由NAND门合并来设置第一时钟返回信号的起始电平。在第一时钟返回信号的结束电平为高时，选通可以发生在OR门处，或者在第一时钟返回信号的结束电平为低时，选通可以发生在NAND门处。在一些实施方式中，响应于时钟路径1002包括OR门，第一时钟返回信号的结束电平为低，以避免在OR门选通。在一些实施方式中，响应于时钟路径1002包括NAND门，第一时钟返回信号的结束电平为高，以避免在NAND门处选通。
如图10中所示，时钟路径1002包括两个OR门1018，每个OR门1018被配置为合并两个时钟返回信号(clk_rtn_q0和clk_rtn_q1或者clk_rtn_q2和clk_rtn_q3)，并且生成合并的时钟返回信号(clk_rtn_q01或clk_rtn_q23)。如图11中所示，对于当前选择四等分区0，由于第一时钟信号(clk_dp_q0)中的周期的数量(2)的奇偶性为偶数，并且第一时钟返回信号和第二时钟返回信号(clk_rtn_q0和clk_rtn_q1)由OR门1018合并，因此第一时钟返回信号(clk_rtn_q0)的起始电平可以被设置为低，使得第一时钟返回信号(clk_rtn_q0)的结束电平可以维持为低，以避免选通紧接着第一时钟返回信号(clk_rtn_q0)的第二时钟返回信号(clk_rtn_q1)。结果，即使在第一和第二时钟返回信号(clk_rtn_q0或clk_rtn_q1)中未使用短脉冲时，也可以生成合并的时钟返回信号(clk_rtn_q01)，而不考虑选通。
在一些实施方式中，时钟电平设置模块1004还被配置为响应于时钟路径1002包括OR门，将紧接着第一时钟返回信号的第二时钟返回信号的起始电平设置为低，并且响应于时钟路径1002包括NAND门，将第二时钟返回信号的起始电平设置为高。也就是说，对于紧接着当前选择四等分区的随后的四等分区，假设在整个四等分区中要传送的数据单元的数量(对应的时钟信号的周期的数量)的奇偶性为被预设为偶数(例如，4K字节)，由于对应的时钟返回信号的起始电平和结束电平将相同，因此时钟电平设置模块1004可以基于第一时钟返回信号和第二时钟返回信号单独由OR门还是由NAND合并来确定对应的时钟返回信号的起始电平。在随后的四等分区中传送的数据可能不占据整个四等分区的情况下，即，在读取操作中可能不再需要另外的四等分区和时钟返回信号的情况下，则由于不再需要合并，因此对于第二时钟返回信号，选通将不是问题。
例如，如图12中所示，对于读取指令1或4，由于要读取的数据覆盖四等分区1、2和3中的每一个(在当前选择四等分区0之后选择的)的全部，因此假设OR门用于合并时钟返回信号，时钟电平设置模块1004可以将来自四等分区1、2或3的每个时钟返回信号的起始电平设置为低。对于读取指令3，由于要读取的数据覆盖四等分区2(在当前选择四等分区1之后选择的)的全部，因此时钟电平设置模块1004可以将来自四等分区2的时钟返回信号的起始电平设置为低。至于读取指令2，由于要读取的数据覆盖四等分区1和2中的每一个(在当前选择四等分区0之后选择的)的全部，但是只覆盖四等分区3的部分，因此时钟电平设置模块1004可以将来自四等分区2的时钟返回信号的起始电平设置为低，并且将来自四等分区3的时钟返回信号的起始电平设置为任何电平，因为不存在紧接着它的时钟返回信号。
返回参考图10，时钟路径1002还可以包括OR门1020，OR门1020被配置为进一步合并两个合并的时钟返回信号(clk_rtn_q01和clk_rtn_q23)，以生成合并的时钟返回信号(clk_rtn)，合并的时钟返回信号(clk_rtn)合并来自四个四等分区的四个时钟返回信号(clk_rtn_q0、clk_rtn_q1、clk_rtn_q2和clk_rtn_q3)。在一些实施方式中，时钟路径1002还包括一个或多个延迟电路(例如，在每个分频器1012之后的延迟电路1016，和在OR门1020之后的延迟电路1022)，以在由时钟路径1002传送时钟返回信号期间发生位对准的情况下，使时钟返回信号与相应的数据信号同步。例如，合并的时钟返回信号(clk_rtn)可以在通过延迟电路1022之后变为同步的合并的时钟返回信号(clk_rtn_srync)，以用于读取对准的数据信号。
图13示出了根据本公开的一些方面的用于操作存储器器件的方法1300的流程图。存储器器件可以是本文公开的任何合适的存储器器件，例如，存储器器件300。方法1300可以由时钟电平设置模块1004实施。应当理解，方法1300中所示的操作可以不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，一些操作可以同时地执行，或者以与图13中所示的不同的顺序执行。
参考图13，方法1300在操作1302处开始，其中，接收读取指令。例如，存储器器件300的控制逻辑512可以在读取操作中从存储器控制器106接收读取指令。方法1300进行至操作1304，如图13中所示，其中，获得读取指令中的页缓冲器的地址。例如，存储器器件300的时钟电平设置模块1004可以在读取指令中获得要从页缓冲器/感测放大器504读取的数据的起始地址。方法1300进行至操作1306，如图13中所示，其中，基于地址确定第一时钟信号中的周期的数量的奇偶性。第一时钟信号由页缓冲器的第一部分接收。第一时钟信号中的周期的数量可以对应于在页缓冲器的第一部分中用第一时钟信号传送的数据单元的数量。例如，存储器器件300的时钟电平设置模块1004可以基于起始地址确定发送到当前选择四等分区的时钟信号中的周期的数量的奇偶性。
方法1300进行至操作1308，如图13中所示，其中，基于奇偶性设置第一时钟返回信号的起始电平。第一时钟返回信号是由页缓冲器的第一部分响应于接收到第一时钟信号而返回。第一时钟返回信号的占空比可以为50％。例如，存储器器件300的时钟电平设置模块1004和分频器1012可以基于奇偶性来设置来自当前选择四等分区的时钟返回信号的起始电平。方法1300进行至操作1310，如图13中所示，其中，第二时钟返回信号的起始电平被设置为与第一时钟返回信号的结束电平相同的电平。第二时钟返回信号紧接着第一时钟返回信号由页缓冲器的第二部分返回。例如，存储器器件300的时钟电平设置模块1004和另一分频器1012可以将来自下一选择四等分区的随后的时钟返回信号的起始电平设置成与该时钟返回信号的结束电平相同的电平。
根据本公开的一个方面，一种电路包括：包括多个部分的页缓冲器、耦合到页缓冲器的多个部分的时钟路径、以及耦合到页缓冲器的时钟电平设置模块。部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号。时钟路径被配置为合并多个时钟返回信号。时钟电平设置模块被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号对应于第一时钟信号。
在一些实施方式中，为了设置第一时钟返回信号的起始电平，时钟电平设置模块被配置为基于与第一时钟信号相关联的页缓冲器的地址来确定第一时钟信号中的周期的数量的奇偶性，并且基于奇偶性来设置第一时钟返回信号的起始电平。
在一些实施方式中，地址在读取指令中。
在一些实施方式中，时钟路径包括被配置为合并多个时钟返回信号的OR门或NAND门。
在一些实施方式中，响应于时钟路径包括OR门，第一时钟返回信号的结束电平为低，并且响应于时钟路径包括NAND门，第一时钟返回信号的结束电平为高。
在一些实施方式中，时钟电平设置模块还被配置为响应于时钟路径包括OR门，将多个时钟返回信号中的第二时钟返回信号的起始电平设置为低，并且响应于时钟路径包括NAND门，将第二时钟返回信号的起始电平设置为高。第二时钟返回信号可以紧接着第一时钟返回信号返回。
在一些实施方式中，页缓冲器的每个部分包括分频器，分频器被配置为接收相应的时钟信号，并且基于时钟信号生成相应的时钟返回信号。
在一些实施方式中，每个分频器包括耦合到时钟电平设置模块的触发器。在一些实施方式中，触发器包括接收相应的时钟信号的时钟输入以及从时钟电平设置模块接收设置/复位信号的设置/复位输入。
在一些实施方式中，第一时钟返回信号的占空比为50％。
在一些实施方式中，第一时钟信号中的周期的数量对应于在页缓冲器的对应部分中用第一时钟信号传送的数据单元的数量。
根据本公开的另一方面，一种系统包括存储器器件，存储器器件包括被配置为存储数据的存储器单元阵列，以及耦合到存储器单元阵列并且被配置为对存储器单元阵列执行读取操作以读取存储的数据的外围电路。外围电路包括：包括多个部分的页缓冲器、耦合到页缓冲器的多个部分的时钟路径、以及耦合到页缓冲器的时钟电平设置模块。部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号。时钟路径被配置为合并多个时钟返回信号。时钟电平设置模块被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号对应于第一时钟信号。
在一些实施方式中，系统包括存储器控制器，存储器控制器耦合到存储器器件，并且被配置为将读取指令提供到外围电路以控制读取操作。
在一些实施方式中，系统包括耦合到存储器控制器并且被配置为接收读取数据的主机。
在一些实施方式中，为了设置第一时钟返回信号的起始电平，时钟电平设置模块被配置为基于与第一时钟信号相关联的页缓冲器的地址来确定第一时钟信号中的周期的数量的奇偶性，并且基于奇偶性来设置第一时钟返回信号的起始电平。
在一些实施方式中，地址在读取指令中。
在一些实施方式中，时钟路径包括被配置为合并多个时钟返回信号的OR门或NAND门。
在一些实施方式中，响应于时钟路径包括OR门，第一时钟返回信号的结束电平为低，并且响应于时钟路径包括NAND门，第一时钟返回信号的结束电平为高。
在一些实施方式中，时钟电平设置模块还被配置为响应于时钟路径包括OR门，将多个时钟返回信号中的第二时钟返回信号的起始电平设置为低，并且响应于时钟路径包括NAND门，将第二时钟返回信号的起始电平设置为高。第二时钟返回信号可以紧接着第一时钟返回信号返回。
在一些实施方式中，页缓冲器的每个部分包括分频器，分频器被配置为接收相应的时钟信号，并且基于时钟信号生成相应的时钟返回信号。
在一些实施方式中，每个分频器包括耦合到时钟电平设置模块的触发器。在一些实施方式中，触发器包括接收相应的时钟信号的时钟输入以及从时钟电平设置模块接收设置/复位信号的设置/复位输入。
在一些实施方式中，第一时钟返回信号的占空比为50％。
在一些实施方式中，第一时钟信号中的周期的数量对应于在页缓冲器的对应部分中用第一时钟信号传送的数据单元的数量。
根据本公开的又一方面，一种存储器器件包括被配置为存储数据的存储器单元阵列，以及耦合到存储器单元阵列并且被配置为对存储器单元阵列执行读取操作以读取存储的数据的外围电路。外围电路包括：包括多个部分的页缓冲器、耦合到页缓冲器的多个部分的时钟路径、以及耦合到页缓冲器的时钟电平设置模块。部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号。时钟路径被配置为合并多个时钟返回信号。时钟电平设置模块被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置多个时钟返回信号中的第一时钟返回信号的起始电平。第一时钟返回信号对应于第一时钟信号。
根据本公开的再一方面，公开了一种用于操作存储器器件的方法。存储器器件包括页缓冲器。接收读取指令。获得读取指令中的页缓冲器的地址。基于地址确定第一时钟信号中的周期的数量的奇偶性。第一时钟信号由页缓冲器的第一部分接收。基于奇偶性设置第一时钟返回信号的起始电平。第一时钟返回信号由页缓冲器的第一部分响应于接收到第一时钟信号而返回。
在一些实施方式中，将第二时钟返回信号的起始电平设置为与第一时钟返回信号的结束电平相同的电平。第二时钟返回信号可以紧接着第一时钟返回信号由页缓冲器的第二部分返回。
在一些实施方式中，第一时钟返回信号的占空比为50％。
在一些实施方式中，第一时钟信号中的周期的数量对应于在页缓冲器的第一部分中用第一时钟信号传送的数据单元的数量。
可以容易地修改具体实施方式的前述描述和/或使其适应于各种应用。因此，基于本文呈现的教导和指导，这种适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施方式中的任一个来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (29)

1.一种电路，包括：
页缓冲器，所述页缓冲器包括多个部分，所述部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号；
时钟路径，所述时钟路径耦合到所述页缓冲器的所述多个部分，并且被配置为合并多个时钟返回信号；以及
时钟电平设置模块，所述时钟电平设置模块耦合到所述页缓冲器，并且被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置所述多个时钟返回信号中的第一时钟返回信号的起始电平，所述第一时钟返回信号对应于所述第一时钟信号。
2.根据权利要求1所述的电路，其中，为了设置所述第一时钟返回信号的所述起始电平，所述时钟电平设置模块被配置为基于与所述第一时钟信号相关联的所述页缓冲器的地址来确定所述第一时钟信号中的所述周期的数量的奇偶性，并且基于所述奇偶性来设置所述第一时钟返回信号的所述起始电平。
3.根据权利要求2所述的电路，其中，所述地址在读取指令中。
4.根据权利要求2或3所述的电路，其中，所述时钟路径包括被配置为合并所述多个时钟返回信号的OR门或NAND门。
5.根据权利要求4所述的电路，其中，所述时钟电平设置模块还被配置为基于所述奇偶性以及所述时钟返回信号是由所述OR门还是由所述NAND门合并来设置所述第一时钟返回信号的所述起始电平。
6.根据权利要求5所述的电路，其中，响应于所述时钟路径包括所述OR门，所述第一时钟返回信号的结束电平为低，并且响应于所述时钟路径包括所述NAND门，所述第一时钟返回信号的所述结束电平为高。
7.根据权利要求4-6中的任何一项所述的电路，其中，所述时钟电平设置模块还被配置为响应于所述时钟路径包括所述OR门，将所述多个时钟返回信号中的第二时钟返回信号的起始电平设置为低，并且响应于所述时钟路径包括所述NAND门，将所述第二时钟返回信号的所述起始电平设置为高，所述第二时钟返回信号紧接着所述第一时钟返回信号返回。
8.根据权利要求1-7中的任何一项所述的电路，其中，所述页缓冲器的每个部分包括分频器，所述分频器被配置为接收相应的时钟信号，并且基于所述时钟信号生成相应的时钟返回信号。
9.根据权利要求8所述的电路，其中，每个分频器包括耦合到所述时钟电平设置模块的触发器，所述触发器包括接收所述相应的时钟信号的时钟输入以及从所述时钟电平设置模块接收设置/复位信号的设置/复位输入。
10.根据权利要求1-9中的任何一项所述的电路，其中，所述第一时钟返回信号的占空比为50％。
11.根据权利要求1-10中的任何一项所述的电路，其中，所述第一时钟信号中的所述周期的数量对应于在所述页缓冲器的对应部分中用所述第一时钟信号传送的数据单元的数量。
12.一种系统，包括：
存储器器件，所述存储器器件包括被配置为存储数据的存储器单元阵列，以及耦合到所述存储器单元阵列并且被配置为对所述存储器单元阵列执行读取操作以读取存储的数据的外围电路，所述外围电路包括：
页缓冲器，所述页缓冲器包括多个部分，所述部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号；
时钟路径，所述时钟路径耦合到所述页缓冲器的所述多个部分，并且被配置为合并多个时钟返回信号；以及
时钟电平设置模块，所述时钟电平设置模块耦合到所述页缓冲器，并且被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置所述多个时钟返回信号中的第一时钟返回信号的起始电平，所述第一时钟返回信号对应于所述第一时钟信号。
13.根据权利要求12所述的系统，还包括存储器控制器，所述存储器控制器耦合到所述存储器器件，并且被配置为将读取指令提供到所述外围电路以控制所述读取操作。
14.根据权利要求13所述的系统，还包括耦合到所述存储器控制器并且被配置为接收读取数据的主机。
15.根据权利要求13或14所述的系统，其中，为了设置所述第一时钟返回信号的所述起始电平，所述时钟电平设置模块被配置为基于与所述第一时钟信号相关联的所述页缓冲器的地址来确定所述第一时钟信号中的所述周期的数量的奇偶性，并且基于所述奇偶性来设置所述第一时钟返回信号的所述起始电平。
16.根据权利要求15所述的系统，其中，所述地址在由所述存储器控制器提供的所述读取指令中。
17.根据权利要求15或16所述的系统，其中，所述时钟路径包括被配置为合并所述多个时钟返回信号的OR门或NAND门。
18.根据权利要求17所述的系统，其中，所述时钟电平设置模块还被配置为基于所述奇偶性以及所述时钟返回信号是由所述OR门还是由所述NAND门合并来设置所述第一时钟返回信号的所述起始电平。
19.根据权利要求18所述的系统，其中，响应于所述时钟路径包括所述OR门，所述第一时钟返回信号的结束电平为低，并且响应于所述时钟路径包括所述NAND门，所述第一时钟返回信号的所述结束电平为高。
20.根据权利要求17-19中的任何一项所述的系统，其中，所述时钟电平设置模块还被配置为响应于所述时钟路径包括所述OR门，将所述多个时钟返回信号中的第二时钟返回信号的起始电平设置为低，并且响应于所述时钟路径包括所述OR门，将所述第二时钟返回信号的所述起始电平设置为高，所述第二时钟返回信号紧接着所述第一时钟返回信号返回。
21.根据权利要求12-20中的任何一项所述的系统，其中，所述页缓冲器的每个部分包括分频器，所述分频器被配置为接收相应的时钟信号，并且基于所述时钟信号生成相应的时钟返回信号。
22.根据权利要求21所述的系统，其中，每个分频器包括耦合到所述时钟电平设置模块的触发器，所述触发器包括接收所述相应的时钟信号的时钟输入以及从所述时钟电平设置模块接收设置/复位信号的设置/复位输入。
23.根据权利要求12-22中的任何一项所述的系统，其中，所述第一时钟返回信号的占空比为50％。
24.根据权利要求12-23中的任何一项所述的系统，其中，所述第一时钟信号中的所述周期的数量对应于在所述页缓冲器的对应部分中用所述第一时钟信号传送的数据单元的数量。
25.一种存储器器件，包括：
被配置为存储数据的存储器单元阵列；以及
耦合到所述存储器单元阵列并且被配置为对所述存储器单元阵列执行读取操作以读取存储的数据的外围电路，所述外围电路包括：
页缓冲器，所述页缓冲器包括多个部分，所述部分中的每一个被配置为顺序地接收时钟信号，并且响应于接收到对应的时钟信号而顺序地返回时钟返回信号；
时钟路径，所述时钟路径耦合到所述页缓冲器的所述多个部分，并且被配置为合并多个时钟返回信号；以及
时钟电平设置模块，所述时钟电平设置模块耦合到所述页缓冲器，并且被配置为基于多个时钟信号中的第一时钟信号中的周期的数量来设置所述多个时钟返回信号中的第一时钟返回信号的起始电平，所述第一时钟返回信号对应于所述第一时钟信号。
26.一种用于操作包括页缓冲器的存储器器件的方法，所述方法包括：
接收读取指令；
获得所述读取指令中的所述页缓冲器的地址；
基于所述地址确定第一时钟信号中的周期的数量的奇偶性，所述第一时钟信号由所述页缓冲器的第一部分接收；以及
基于所述奇偶性设置第一时钟返回信号的起始电平，其中，所述第一时钟返回信号由所述页缓冲器的所述第一部分响应于接收到所述第一时钟信号而返回。
27.根据权利要求26所述的方法，还包括将第二时钟返回信号的起始电平设置为与所述第一时钟返回信号的结束电平相同的电平，其中，所述第二时钟返回信号紧接着所述第一时钟返回信号由所述页缓冲器的第二部分返回。
28.根据权利要求26或27所述的方法，其中，所述第一时钟返回信号的占空比为50％。
29.根据权利要求26-28中的任何一项所述的方法，其中，所述第一时钟信号中的所述周期的数量对应于在所述页缓冲器的所述第一部分中用所述第一时钟信号传送的数据单元的数量。
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