[go: up one dir, main page]

JP7286450B2 - 電子装置及び電子装置の製造方法 - Google Patents

電子装置及び電子装置の製造方法 Download PDF

Info

Publication number
JP7286450B2
JP7286450B2 JP2019128795A JP2019128795A JP7286450B2 JP 7286450 B2 JP7286450 B2 JP 7286450B2 JP 2019128795 A JP2019128795 A JP 2019128795A JP 2019128795 A JP2019128795 A JP 2019128795A JP 7286450 B2 JP7286450 B2 JP 7286450B2
Authority
JP
Japan
Prior art keywords
metal layer
electrode pad
electronic device
pad portion
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019128795A
Other languages
English (en)
Other versions
JP2021015860A (ja
Inventor
隆幸 松本
元 中西
忠明 勝山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2019128795A priority Critical patent/JP7286450B2/ja
Priority to US16/922,614 priority patent/US11227813B2/en
Publication of JP2021015860A publication Critical patent/JP2021015860A/ja
Application granted granted Critical
Publication of JP7286450B2 publication Critical patent/JP7286450B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492Bases or plates or solder therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49537Plurality of lead frames mounted in one device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Coils Or Transformers For Communication (AREA)

Description

本発明は、電子装置及び電子装置の製造方法に関する。
近年、基板に例えばIC(Integrated Circuit)チップ及びインダクタなどの複数の電子部品を搭載する電子装置が知られている。このような電子装置としては、例えば金属製のリードフレームに、複数の電子部品を実装したものがある。
国際公開第2016/076162号 米国特許出願公開第2011/0285009号明細書
しかしながら、複数の電子部品を備える電子装置は、小型化するのが困難であるという問題がある。具体的には、例えばリードフレームに複数の電子部品を並べて配置する場合、電子部品の数が増えるほどこれらの電子部品によって占有される面積が大きくなり、リードフレームの面積も大きくなる。結果として、複数の電子部品をリードフレームに実装した電子装置が大型化してしまう。
開示の技術は、かかる点に鑑みてなされたものであって、装置の小型化を図ることができる電子装置及び電子装置の製造方法を提供することを目的とする。
本願が開示する電子装置は、1つの態様において、第1金属層と、前記第1金属層上に設けられた電子部品と、前記第1金属層上及び前記電子部品上に設けられた第2金属層と、前記第1金属層と前記第2金属層との間を充填し、前記電子部品を被覆する絶縁樹脂とを有し、前記第2金属層は、面状の電極パッド部と、前記電極パッド部の周縁に沿って前記電極パッド部から前記第1金属層の方向へ突出し、前記第2金属層を前記第1金属層と電気的に接続する接続部とを有する。
本願が開示する電子装置及び電子装置の製造方法の1つの態様によれば、装置の小型化を図ることができるという効果を奏する。
図1は、一実施の形態に係る電子装置の構成を示す斜視図である。 図2は、一実施の形態に係る電子装置の構成を示す組立図である。 図3は、I-I線断面を示す模式図である。 図4は、第1金属層の構成を示す斜視図である。 図5は、第2金属層の構成を示す斜視図である。 図6は、一実施の形態に係る電子装置の製造方法を示すフロー図である。 図7は、第1金属層形成工程を説明する図である。 図8は、第2金属層形成工程を説明する図である。 図9は、電極形成工程を説明する図である。 図10は、ICチップ実装工程を説明する図である。 図11は、はんだ塗布工程を説明する図である。 図12は、金属層接合工程を説明する図である。 図13は、中間構造体の構成を示す側面図である。 図14は、樹脂封止工程を説明する図である。 図15は、溝形成工程を説明する図である。 図16は、ソルダーレジスト層形成工程を説明する図である。 図17は、電解めっき工程を説明する図である。 図18は、回路基板への実装例を示す図である。 図19は、第2金属層の変形例を示す斜視図である。
以下、本願が開示する電子装置及び電子装置の製造方法の一実施の形態について、図面を参照して詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
図1は、一実施の形態に係る電子装置100の構成を示す斜視図である。図1に示すように、電子装置100は、略直方体形状を有し、内部に例えばICチップなどの電子部品を内蔵している。すなわち、電子装置100は、2層の金属層の間に電子部品を挟んで実装し、全体を樹脂封止することによって形成される。そして、電子装置100は、上面に、例えばインダクタなどの受動部品を搭載するための電極パッド101を有する。この電極パッド101の周囲は、ソルダーレジスト層102によって被覆される。さらに、電子装置100の側面には、内部のICチップに接続する複数の外部端子103と、電極パッド100を形成する金属層を製造時に枠と連結する連結部104の端面とが露出する。
なお、以下においては、電子装置100の受動部品を搭載する面が上側の面(上面)であるものとして説明するが、電子装置100は、例えば上下反転して製造及び使用されても良く、任意の姿勢で製造及び使用されて良い。
図2は、一実施の形態に係る電子装置100の構成を示す組立図である。図2に示すように、電子装置100は、第1金属層110と第2金属層120との間にICチップ130を有し、第2金属層120の上面にソルダーレジスト層102を有する。
第1金属層110は、ICチップ130がフリップチップ実装される層であり、ICチップ130と電子装置100の外部とを接続する外部端子103を形成する層である。第1金属層110の材料としては、例えば銅又は銅合金、並びに42アロイ等の鉄-ニッケル合金などを用いることができる。また、第1金属層110の厚さは、例えば0.1~0.3mm程度とすることができる。第1金属層110は、リードフレームと呼ばれることがある。
第2金属層120は、第1金属層110との間でICチップ130を挟持するとともに、電子装置100の上面に搭載される受動部品と接続する電極パッド101を形成する層である。第2金属層120の製造時には、第2金属層120は、連結部104によって周囲の枠に連結されている。第2金属層120は、電極パッド101に搭載される受動部品から発生する熱を吸収し第1金属層110を介して放熱する。第2金属層120の材料としては、第1金属層110と同様に、例えば銅若しくは銅合金、又は42アロイ等の鉄-ニッケル合金などを用いることができる。また、第2金属層120の厚さは、例えば0.1~0.8mm程度とすることができる。第2金属層120は、リードフレームと呼ばれることがある。
ICチップ130は、種々の機能を有する電子回路を半導体上に集積した電子部品である。ICチップ130の第1金属層110に対向する面には複数の端子が設けられており、これらの端子が第1金属層110に接続される。
これらの第1金属層110、第2金属層120及びICチップ130は、絶縁性樹脂によって樹脂封止されている。そして、第2金属層120及び絶縁性樹脂によって形成される電子装置100の上面は、ソルダーレジスト層102によって被覆される。ソルダーレジスト層102は、電極パッド101の位置に開口部102aが形成された絶縁層である。すなわち、ソルダーレジスト層102は、電子装置100の上面を被覆し、開口部102aから電極パッド101を露出させる。
図3は、図1に示したI-I線断面を示す模式図である。図3に示すように、第1金属層110の上面には、ICチップ130が実装され、ICチップ130の複数の端子131が接続する。端子131は、例えばはんだバンプであっても良い。また、第1金属層110の上面には、第2金属層120の下面から突出する接続部122が接触し、第2金属層120を支持する。
これらの第1金属層110、第2金属層120及びICチップ130は、絶縁性樹脂150によって樹脂封止される。すなわち、第1金属層110、第2金属層120及びICチップ130の周囲の空間には、絶縁性樹脂150が充填されている。絶縁性樹脂150の材料としては、例えばポリイミド系樹脂やエポキシ系樹脂などの絶縁性樹脂、又はこれらの樹脂にシリカやアルミナ等のフィラーを混入した樹脂材を用いることができる。
第1金属層110の絶縁性樹脂150に覆われず露出する面には、電解めっき層111が形成される。電解めっき層111のうち電子装置100の側面及び下面に露出する面は、外部端子103を形成する。外部端子103の側面は、第2金属層120の周囲の絶縁性樹脂150よりも電子装置100の内側方向に後退して位置する。すなわち、外部端子103の側面は、電子装置100の外周から内側に後退した位置で露出する。そして、外部端子103の側面の位置に合わせて、第1金属層110の周囲の絶縁性樹脂150の側面も、電子装置100の外周から内側に後退している。したがって、電子装置100の側面においては、第2金属層120部分よりも、第1金属層110部分が内側に後退している。また、第2金属層120の絶縁性樹脂150及びソルダーレジスト層102に覆われず露出する面には、電解めっき層121が形成される。そして、第2金属層120及び電解めっき層121は、受動部品を搭載する電極パッド101を形成する。
このように、電子装置100の内部にICチップ130を実装し、電子装置100の上面に受動部品を搭載する電極パッド101を形成することにより、ICチップ130と受動部品を立体的に重ねて配置することが可能となる。したがって、ICチップ130と受動部品を同一基板上に並べて平面的に配置する必要がなく、ICチップ130及び受動部品が占有する面積を小さくして電子装置100の小型化を図ることができる。また、接続部122が第1金属層110と第2金属層120とを接続しているため、2つの金属層を接続する複数の柱状の接続部が不要となり、互いに間隔を開けて配置される複数の接続部を設ける場合と比べて、電子装置100を小型化することができる。
図4は、第1金属層110の構成を示す斜視図である。図4に示す第1金属層110は、部品載置部112、他層支持部113、114及び端子部115を有する。
部品載置部112は、第1金属層110の略中央に位置する面状の部分であり、上面にICチップ130を載置する。
他層支持部113は、部品載置部112から連続し、第1金属層110の周縁に沿って設けられる面状の部分であり、第2金属層120の下面から突出する接続部122に接触して、第2金属層120を支持する。他層支持部113の外周の端面のうち第1金属層110の周縁に位置する端面と、他層支持部113の下面とは、電子装置100の側面及び下面からそれぞれ露出し、外部端子103を形成する。
他層支持部114は、他層支持部113と対向する位置において、第1金属層110の周縁に沿って設けられる面状の部分であり、第2金属層120の下面から突出する接続部122に接触して、第2金属層120を支持する。他層支持部114の外周の端面のうち第1金属層110の周縁に位置する端面と、他層支持部114の下面とは、電子装置100の側面及び下面からそれぞれ露出し、外部端子103を形成する。
端子部115は、一端が第1金属層110の略中央に位置し、他端が第1金属層110の周縁に位置する複数の分離した金属板からなる部分であり、第1金属層110の中央に位置する一端がICチップ130の端子に接続する。そして、第1金属層110の周縁に位置する端子部115の他端は、電子装置100の側面から露出し、外部端子103を形成する。また、端子部115は、それぞれ一端側よりも他端側において厚い形状を有する。すなわち、端子部115は、第1金属層110の周縁で厚くなっており、厚くなった他端側の下面は、電子装置100の下面から露出し、外部端子103を形成する。一方、薄い一端側の下面は、絶縁性樹脂150によって被覆される。このように、一端側と他端側で厚さが異なる端子部115は、例えばハーフエッチングによって形成することが可能である。
図5は、第2金属層120の構成を示す斜視図である。すなわち、図5(a)は、第2金属層120の上面の構成を示す斜視図であり、図5(b)は、第2金属層120の下面の構成を示す斜視図である。図5に示す第2金属層120は、接続部122、電極パッド部123及び給電部124を有する。
接続部122は、第2金属層120と第1金属層110を接続する突起であり、第1金属層110の他層支持部113、114によって支持される。接続部122は、第2金属層120の周縁の対向する2辺に沿って設けられる。換言すれば、接続部122は、電極パッド部123の周縁に沿った位置において、電極パッド部123の下面から突出する。そして、接続部122の下端は、第1金属層110の他層支持部113、114に接触して第2金属層120と第1金属層110とを電気的に接続する。接続部122が電極パッド部123の周縁に沿った単一の突起であるため、例えば柱状の突起を設ける場合と比べて、第2金属層120と第1金属層110との間を比較的大面積で接続することができる。このため、第2金属層120と第1金属層110の間の電気抵抗を低減するとともに、熱伝導の効率を向上することができる。また、接続部122と同じ接続面積を複数の柱状の突起によって確保する場合と比べると、間隔を空けて複数の突起を配置する必要がなくなり、電子装置100の小型化を図ることができる。
電極パッド部123は、第2金属層120の比較的大きな部分を占める一対の面状の金属板からなる部分であり、上面が電子装置100の上面から露出し、電極パッド101を形成する。すなわち、電極パッド部123の上面には、例えばインダクタなどの受動部品が載置される。受動部品は発熱することがあるが、電極パッド部123の下面には、電極パッド部123の周縁に沿って接続部122が突出し、比較的大きな面で第1金属層110へ接続しているため、効率的な放熱が可能である。後述するように、第2金属層120の製造時には、電極パッド部123は、連結部104によって枠に連結されている。また、一例として、電極パッド部123は、矩形状である。
給電部124は、第1金属層110の端子部115に対応する位置に設けられ、電解めっき時に第1金属層110の端子部115それぞれへ給電する。すなわち、給電部124は、それぞれ第1金属層110の端子部115に接続し、電解めっき時に第2金属層120が通電されると、分離した金属板である端子部115それぞれへ給電する。後述するように、第2金属層120の製造時には、給電部124は、連結部104によって枠に連結されている。
次いで、上記のように構成された電子装置100の製造方法について、図6に示すフロー図を参照しながら説明する。
まず、電子装置100の骨格となる第1金属層110及び第2金属層120が形成される(ステップS101、S102)。第1金属層110及び第2金属層120は、それぞれ金属板のエッチングによって形成される。このとき、1枚の金属板には、複数の電子装置100の第1金属層110又は第2金属層120が形成される。
具体的には、例えば図7に示すように、第1金属板110aには、それぞれ枠110bによって囲まれた例えば4つの領域に、4つの電子装置100の第1金属層110が格子状に並べて形成される。つまり、4つの第1金属層110は、枠110bによって分画されている。第1金属板110aは、エッチングにより、部品載置部112、他層支持部113、114及び端子部115と、枠110bとを残存させるように溶解される。また、ハーフエッチングにより、周囲よりも厚さが薄い部分を形成し、第1金属層110の厚さに段階を設けても良い。具体的には、例えば端子部115の中央部分の一端よりも周縁部分の他端が厚くなっている。そして、端子部115の厚くなった他端は、枠110bに連結している。また、他層支持部113、114の外周の端部も、枠110bに連結している。
第1金属層110と同様に、例えば図8に示すように、第2金属板120aには、それぞれ枠120bによって囲まれた例えば4つの領域に、4つの電子装置100の第2金属層120が格子状に並べて形成される。つまり、4つの第2金属層120は、枠120bによって分画されている。第2金属板120aは、エッチングにより、接続部122、電極パッド部123及び給電部124と、枠120bとを残存させるように溶解される。このとき、電極パッド部123の下面において、接続部122の周囲にはハーフエッチングが施されることにより、接続部122の周囲では電極パッド部123が薄くなる。結果として、電極パッド部123の下面から突出する接続部122を形成することができる。接続部122及び給電部124は、第2金属層120と第1金属層110とが接合される際に第1金属層110に接触するため、第2金属板120aの最も厚い部分として残存する。
なお、図8に示すように、電極パッド部123及び給電部124は、連結部104によって枠120bに連結している。連結部104は、それぞれ電極パッド部123及び給電部124よりも幅が狭く、局所的に電極パッド部123及び給電部124を枠120bに接続する。連結部104の厚さは、電極パッド部123の面状の部分と同じ厚さであり、接続部122及び給電部124よりも薄い。このように、連結部104が電極パッド部123及び給電部124を枠120bに接続するため、分離した電極パッド部123及び給電部124を1枚の第2金属板120aから製造することができる。
金属板のエッチングにより第1金属層110及び第2金属層120が形成されると、第1金属層110の上面に、ICチップ130を実装するための電極が形成される(ステップS103)。具体的には、例えば図9に示すように、部品載置部112及び端子部115のICチップ130の端子に対応する位置に、めっきにより電極140が形成される。したがって、例えば部品載置部112の中央と端子部115の部品載置部112に近い端部とにそれぞれ電極140が形成される。電極140のめっきに用いられる金属としては、例えばNi(ニッケル)/Ag(銀)、Ni/Pd(パラジウム)/Au(金)、Sn(錫)、Agなどがある。ここで、Ni/Agとは、下層側から順にNi層とAg層とを積層しためっき層であり、Ni/Pd/Auとは、下層側から順にNi層とPd層とAu層とを積層しためっき層である。なお、図9以外の図においては、電極140の図示を省略している。
形成された電極140にはICチップ130の端子131が接続され、ICチップ130が第1金属層110にフリップチップ実装される(ステップS104)。ICチップ130のフリップチップ実装は、例えばリフロープロセスによって行われても良い。すなわち、ICチップ130の端子131であるはんだバンプを加熱して溶融させ、電極140に接続させても良い。これにより、例えば図10に示すように、第1金属板110aの各第1金属層110には、ICチップ130が実装される。ICチップ130が実装された場合でも、他層支持部113、114は、ICチップ130によって覆われない。
そして、第1金属層110と第2金属層120とを接合するためのはんだが第1金属層110に塗布される(ステップS105)。具体的には、例えば図11に示すように、他層支持部113、114及び端子部115にはんだ116が塗布される。はんだ116が塗布されるのは、他層支持部113、114の接続部122に対応する位置と、端子部115の給電部124に対応する位置とであり、第2金属層120に接続する位置にはんだ116が塗布される。はんだ116の塗布は、はんだペーストの印刷によって行われても良いし、ディスペンサが用いられても良い。また、はんだペーストの代わりに導電性ペーストが用いられても良い。なお、図11以外の図においては、はんだ116の図示を省略している。
第1金属層110にはんだ116が塗布されると、第2金属層120が積層され、第1金属層110及び第2金属層120が接合される(ステップS106)。すなわち、例えばリフロープロセスによって、他層支持部113、114に塗布されたはんだ116が接続部122を接合し、端子部115に塗布されたはんだ116が給電部124を接合する。これにより、例えば図12に示すように、第1金属層110及び第2金属層120によってICチップ130を挟む中間構造体が形成される。
中間構造体は、例えばトランスファーモールド成形により、樹脂封止される(ステップS107)。すなわち、中間構造体が金型のキャビティに設置され、未硬化の絶縁性樹脂150がブランジャからキャビティへ注入された後、絶縁性樹脂150が加熱されて硬化する。このとき、例えば図13に示すように、中間構造体の下面(すなわち、第1金属板110aの下面)に封止成形用テープ160を貼付し、その後、中間構造体をキャビティに設置しモールド成形を行うことで、絶縁性樹脂150のバリを防止するようにしても良い。なお、図13は、中間構造体の構成を示す側面図である。樹脂封止の方法としては、トランスファーモールド法の他にも、例えばコンプレッションモールド法やインジェクションモールド法などを用いても良い。中間構造体が樹脂封止されることにより、例えば図14に示すように、第1金属板110a、第2金属板120a及びICチップ130の周囲の空間に絶縁性樹脂150が充填される。
樹脂封止された中間構造体は、枠110b及び枠120bによって分画される複数の電子装置100が格子状に並べられたものである。すなわち、ここでは第1金属板110aに4つの第1金属層110が形成され、第2金属板120aに4つの第2金属層120が形成されているため、中間構造体は、4つの電子装置100が一体化したものである。そこで、樹脂封止された中間構造体から封止成形用テーブ160が除去された後、4つの電子装置100を分画する第1金属板110aの枠110bが切断され、溝が形成される(ステップS108)。具体的には、例えば図15に示すように、中間構造体がハーフカットされることにより、第1金属板110aの枠110bが除去されて溝110cが形成される。換言すれば、4つの第1金属層110を分画する枠110bに溝110cが形成され、4つの第1金属層110がそれぞれ溝110cによって囲まれる。ただし、溝110cの深さは、第1金属板110aの厚さと略同一であるため、溝110cは、第2金属板120aには到達しない。
溝110cが形成されることにより、第1金属層110の他層支持部113、114及び端子部115の外周の端面が溝110cの側壁において露出する。溝110cの形成後、中間構造体の上面及び下面が研磨され、他層支持部113、114及び端子部115の下面と、電極パッド部123及び給電部124の上面とから、絶縁性樹脂150のバリや残渣が除去される。中間構造体の研磨は、例えばバフ研磨及びブラスト加工により行われても良い。
そして、電極パッド部123及び給電部124の上面が露出する中間構造体の上面にソルダーレジスト層102が形成される(ステップS109)。具体的には、例えば図16に示すように、中間構造体の上面を被覆するソルダーレジスト層102が形成される。ソルダーレジスト層102は、例えば印刷により形成される。このとき、電極パッド部123を露出させるように、電極パッド部123の部分には開口部102aが形成される。したがって、ソルダーレジスト層102は、給電部124と中間構造体の上面を形成する絶縁性樹脂150とを被覆する。
そして、絶縁性樹脂150及びソルダーレジスト層102の外部に露出する金属部分に電解めっきが行われる(ステップS110)。具体的には、第2金属板120aの一端から給電されることにより、中間構造体全体の表面に電解めっきが施される。このとき、第1金属板110aは、溝110cによって4つの第1金属層110に分離しているが、他層支持部113、114は接続部122を介して第2金属層120に接続し、端子部115は給電部124を介して第2金属層120に接続している。このため、第2金属板120aが給電されることにより第1金属層110も給電され、第1金属層110及び第2金属層120の絶縁性樹脂150及びソルダーレジスト層102から露出する金属部分に電解めっき層が形成される。
すなわち、例えば図17に示すように、第1金属層110の下面と、第1金属層110の外周の側面とに電解めっき層111が形成され、第2金属層120の電極パッド部123の上面に電解めっき層121が形成される。このように、4つの第1金属層110が溝110cによって分離していても、第1金属層110の各部が第2金属層120から給電されるため、複数の第1金属層110の外周の側面に同時に電解めっき層111を形成することができる。電解めっき層111、121に用いられる金属としては、上述した電極140と同様のものがある。
電解めっきが施された中間構造体は、例えばダイサー又はスライサーによって個片化され(ステップS111)、複数の電子装置100が得られる。すなわち、第2金属板120aの第2金属層120を分画する枠120bが切断され、中間構造体が例えば4つの電子装置100へ分離する。それぞれの電子装置100の側面においては、第1金属層110の外周の側面よりも、第2金属層120の外周の側面が外側へ突出している。すなわち、電解めっき層111によって形成される外部端子103の側面は、第2金属層120の外周の側面よりも電子装置100の内側へ後退している。そして、第2金属層120の外周の側面においては、連結部104の枠120bからの切断面が絶縁性樹脂150から露出する。つまり、電極パッド部123及び給電部124の側面は、絶縁性樹脂150によって被覆され、電子装置100の外部の環境から保護される。
個片化により得られる電子装置100は、第1金属層110と第2金属層120によって挟まれる領域にICチップ130を実装しており、第1金属層110の上面に受動部品を搭載可能な電極パッド101を有する。このため、ICチップ130と受動部品を平面的に並べるのではなく、上下方向に重ねて配置することができ、部品の実装面積を低減することができる。結果として、電子装置100及び受動部品を備える装置の小型化を図ることができる。
これらの電子装置100には、それぞれ例えばインダクタなどの受動部品が実装される(ステップS112)。すなわち、電極パッド部123の上面に電解めっき層121が形成されて得られる電極パッド101に、受動部品の電極がはんだにより接続される。これにより、ICチップ130と受動部品が上下方向に重ねて配置される。受動部品を実装した電子装置100は、例えば回路基板に搭載されることがある。具体的には、例えば図18に示すように、電子装置100に受動部品220が実装され、この電子装置100が回路基板210に搭載される。受動部品220の電極221は、はんだ230によって電極パッド101に接続され、電子装置100の外部端子103は、はんだ240によって回路基板210の電極211に接続される。なお、電極パッド101には、受動部品220の代わりに、例えばICチップなどの能動部品が実装されても良い。また、受動部品220としては、インダクタ以外にも、例えばキャパシタ及び抵抗などがある。
はんだ240が形成するフィレットは、電子装置100の側面を被覆するが、第1金属層110の外周の側面にも電解めっき層111が形成されて外部端子103となっているため、電子装置100の下面のみではなく側面も電極211と電気的に接続する。このため、電子装置100の回路基板210への実装信頼性を向上することができる。また、ICチップ130は、第1金属層110にフリップチップ実装されているため、ICチップ130と回路基板210の間の導体距離を小さくすることができ、寄生インダクタンスを低減しノイズの発生を抑制することができる。さらに、電極パッド部123の下面には、電極パッド部123の周縁に沿って接続部122が突出し、比較的大きな面積で第2金属層120と第1金属層110を接続している。このため、受動部品220において発生する熱が効率良く第1金属層110及び回路基板210へ伝導し、放熱効率を向上することができる。
以上のように、本実施の形態によれば、第2金属層に面状の電極パッド部を設けて電極パッド部の上面に受動部品を搭載し、電極パッド部の周縁に沿って下面から突出する接続部によって第2金属層と第1金属層を接続する。そして、第2金属層と第1金属層の間に挟まれるICチップを第1金属層にフリップチップ実装する。このため、ICチップと受動部品を立体的に重ねて配置することが可能となり、ICチップ及び受動部品が占有する面積を小さくして装置の小型化を図ることができる。また、比較的大面積の接続部が第2金属層と第1金属層を接続するため、互いに間隔を空けて配置される複数の柱状の接続部が不要となり、さらに装置の小型化を図ることができる。
なお、上記一実施の形態においては、ICチップ130が電子装置100に実装されるものとしたが、電子装置100に実装される電子部品はICチップに限定されない。電子装置100に実装される電子部品としては、例えばトランジスタやダイオードなどの能動部品や、チップコンデンサ、チップインダクタ及びチップ抵抗などの受動部品を用いることができる。
また、上記一実施の形態においては、それぞれの電極パッド部123の下面から単一の接続部122が突出するものとしたが、これらの接続部122の中央付近にスリットを設けても良い。具体的には、例えば図19に示すように、接続部122の中央付近に接続部122の短手方向を横断するスリット122aを設けても良い。このように第2金属層120の外部と内部を接続するスリット122aを設けることにより、樹脂封止工程において絶縁性樹脂150の流動性が向上し、第1金属層110と第2金属層120の間の空間に絶縁性樹脂150を充填しやすくすることができる。
101 電極パッド
102 ソルダーレジスト層
103 外部端子
110 第1金属層
110a 第1金属板
110b、120b 枠
110c 溝
111、121 電解めっき層
112 部品載置部
113、114 他層支持部
115 端子部
120 第2金属層
120a 第2金属板
122 接続部
123 電極パッド部
124 給電部
130 ICチップ
140 電極
150 絶縁性樹脂
210 回路基板
220 受動部品

Claims (9)

  1. 第1金属層と、
    前記第1金属層上に設けられた電子部品と、
    前記第1金属層上及び前記電子部品上に設けられた第2金属層と、
    前記第1金属層と前記第2金属層との間を充填し、前記電子部品を被覆する絶縁樹脂とを有し、
    前記第2金属層は、
    互いに対向して配置される矩形面状の第1電極パッド部及び矩形面状の第2電極パッド部と、
    前記第1電極パッド部の周縁の前記第2電極パッド部とは反対側の一辺に沿って前記第1電極パッド部から前記第1金属層の方向へ突出し、前記第2金属層を前記第1金属層と電気的に接続し、前記一辺に沿う方向の長さが前記一辺の長さよりも短い第1接続部と
    前記第2電極パッド部の周縁の前記第1電極パッド部とは反対側の一辺に沿って前記第2電極パッド部から前記第1金属層の方向へ突出し、前記第2金属層を前記第1金属層と電気的に接続し、前記一辺に沿う方向の長さが前記一辺の長さよりも短い第2接続部と
    を有する
    ことを特徴とする電子装置。
  2. 前記第1接続部及び前記第2接続部の各々の高さは、
    前記電子部品の高さよりも高い
    ことを特徴とする請求項1記載の電子装置。
  3. 前記第1電極パッド部及び前記第2電極パッド部は、
    前記電子部品と重なる位置に設けられ、前記絶縁樹脂から露出する面を有する
    ことを特徴とする請求項1記載の電子装置。
  4. 前記第1金属層は、
    前記電子部品を載置する載置部と、
    前記第1接続部及び前記第2接続部に接触して前記第2金属層を支持する支持部と、
    前記載置部に載置された前記電子部品の端子から自装置の外周まで延びる端子部と
    を有することを特徴とする請求項1記載の電子装置。
  5. 自装置の外周において露出する前記端子部の端面を被覆するめっき層
    をさらに有することを特徴とする請求項記載の電子装置。
  6. 前記めっき層は、
    前記支持部の前記第1接続部及び前記第2接続部に接触する面に隣接する側面であって自装置の外周において露出する側面を被覆する
    ことを特徴とする請求項記載の電子装置。
  7. 前記端子部は、
    互いに分離する複数の金属板を有し、
    前記第2金属層は、
    前記第1電極パッド部及び前記第2電極パッド部の周囲に、前記複数の金属板にそれぞれ接続する複数の給電部を有する
    ことを特徴とする請求項記載の電子装置。
  8. 自装置の外周において、前記第1金属層の周囲の前記絶縁樹脂の側面が、前記第2金属層の周囲の前記絶縁樹脂の側面よりも自装置の外周から内側に後退して位置し、
    前記端子部の側面は、自装置の外周から内側に後退した位置で、前記第1金属層の周囲の前記絶縁樹脂の側面から露出する
    ことを特徴とする請求項4記載の電子装置。
  9. 電子部品の搭載部を備える第1金属層を形成する工程と、
    互いに対向して配置される矩形面状の第1電極パッド部及び矩形面状の第2電極パッド部と、前記第1電極パッド部の周縁の前記第2電極パッド部とは反対側の一辺に沿って前記第1電極パッド部から突出し、前記一辺に沿う方向の長さが前記一辺の長さよりも短い第1接続部と、前記第2電極パッド部の周縁の前記第1電極パッド部とは反対側の一辺に沿って前記第2電極パッド部から前記第1金属層の方向へ突出し、前記一辺に沿う方向の長さが前記一辺の長さよりも短い第2接続部とを備える第2金属層を形成する工程と、
    前記第1金属層に前記電子部品を搭載する工程と、
    前記電子部品を挟むように前記第1金属層上に前記第2金属層を積層し、前記第1接続部及び前記第2接続部を前記第1金属層に接合する工程と、
    前記第1金属層及び前記第2金属層の間に、前記電子部品前記第1接続部及び前記第2接続部を被覆する絶縁樹脂を充填する工程と
    を有することを特徴とする電子装置の製造方法。
JP2019128795A 2019-07-10 2019-07-10 電子装置及び電子装置の製造方法 Active JP7286450B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019128795A JP7286450B2 (ja) 2019-07-10 2019-07-10 電子装置及び電子装置の製造方法
US16/922,614 US11227813B2 (en) 2019-07-10 2020-07-07 Electronic apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019128795A JP7286450B2 (ja) 2019-07-10 2019-07-10 電子装置及び電子装置の製造方法

Publications (2)

Publication Number Publication Date
JP2021015860A JP2021015860A (ja) 2021-02-12
JP7286450B2 true JP7286450B2 (ja) 2023-06-05

Family

ID=74102744

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019128795A Active JP7286450B2 (ja) 2019-07-10 2019-07-10 電子装置及び電子装置の製造方法

Country Status (2)

Country Link
US (1) US11227813B2 (ja)
JP (1) JP7286450B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220189858A1 (en) * 2020-12-11 2022-06-16 Microchip Technology Incorporated Semiconductor device packages including multiple lead frames and related methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080054438A1 (en) 2006-08-30 2008-03-06 Semiconductor Components Industries, Llc Semiconductor package structure having multiple heat dissipation paths and method of manufacture
JP2008258411A (ja) 2007-04-05 2008-10-23 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US20110285009A1 (en) 2010-05-24 2011-11-24 Chi Heejo Integrated circuit packaging system with dual side connection and method of manufacture thereof
JP2018125403A (ja) 2017-01-31 2018-08-09 株式会社加藤電器製作所 電子デバイス及び電子デバイスの製造方法
JP2018137466A (ja) 2012-03-23 2018-08-30 日本テキサス・インスツルメンツ株式会社 モジュールとして構成されるマルチレベルリードフレームを有するパッケージングされた半導体デバイス

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8035221B2 (en) * 2007-11-08 2011-10-11 Intersil Americas, Inc. Clip mount for integrated circuit leadframes
US8883567B2 (en) * 2012-03-27 2014-11-11 Texas Instruments Incorporated Process of making a stacked semiconductor package having a clip
CN207217523U (zh) 2014-11-12 2018-04-10 株式会社村田制作所 复合电子部件、电路模块以及dcdc转换器模块

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080054438A1 (en) 2006-08-30 2008-03-06 Semiconductor Components Industries, Llc Semiconductor package structure having multiple heat dissipation paths and method of manufacture
JP2008258411A (ja) 2007-04-05 2008-10-23 Rohm Co Ltd 半導体装置および半導体装置の製造方法
US20110285009A1 (en) 2010-05-24 2011-11-24 Chi Heejo Integrated circuit packaging system with dual side connection and method of manufacture thereof
JP2018137466A (ja) 2012-03-23 2018-08-30 日本テキサス・インスツルメンツ株式会社 モジュールとして構成されるマルチレベルリードフレームを有するパッケージングされた半導体デバイス
JP2018125403A (ja) 2017-01-31 2018-08-09 株式会社加藤電器製作所 電子デバイス及び電子デバイスの製造方法

Also Published As

Publication number Publication date
US20210013129A1 (en) 2021-01-14
US11227813B2 (en) 2022-01-18
JP2021015860A (ja) 2021-02-12

Similar Documents

Publication Publication Date Title
JP3910598B2 (ja) 樹脂封止型半導体装置およびその製造方法
TWI527175B (zh) 半導體封裝件、基板及其製造方法
JP2011040602A (ja) 電子装置およびその製造方法
JP2006128455A (ja) 半導体装置およびその製造方法
JP2004071898A (ja) 回路装置およびその製造方法
CN107039387B (zh) 引线框架、半导体装置及引线框架的制造方法
US20220367326A1 (en) Electronic component apparatus having a first lead frame and a second lead frame and an electronic component provided between the first lead frame and the second lead frame
US6716675B2 (en) Semiconductor device, method of manufacturing semiconductor device, lead frame, method of manufacturing lead frame, and method of manufacturing semiconductor device with lead frame
JP2004071899A (ja) 回路装置およびその製造方法
US11302623B2 (en) Electronic device
JP7286450B2 (ja) 電子装置及び電子装置の製造方法
US11452210B2 (en) Wiring substrate and electronic device
US11552004B2 (en) Wiring structure having stacked first and second electrodes
JP7463191B2 (ja) 半導体装置及び半導体装置の製造方法
JP7211267B2 (ja) 半導体パッケージの製造方法
KR101134706B1 (ko) 리드 프레임 및 이의 제조 방법
CN112750796A (zh) 半导体装置以及半导体装置的制造方法
JP7483595B2 (ja) 配線基板、電子装置及び配線基板の製造方法
TWI867500B (zh) 具散熱效果的半導體封裝元件及製法
US11282771B2 (en) Electronic component and method of manufacturing electronic component
JP4097486B2 (ja) 回路装置の製造方法
KR101163905B1 (ko) 리드 프레임 및 이의 제조 방법
JP4166097B2 (ja) 混成集積回路装置
JP2024051292A (ja) 半導体装置
JP2005223162A (ja) チップ状電子部品、その製造方法及び実装構造

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230117

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230119

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230301

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230509

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230524

R150 Certificate of patent or registration of utility model

Ref document number: 7286450

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150