JP7280034B2 - 固体撮像素子、固体撮像素子の製造方法、および電子機器 - Google Patents

Description

本開示は、固体撮像素子、固体撮像素子の製造方法、および電子機器に関する。

従来、固体撮像素子の各画素を遮蔽する遮光構造物に沿ってＰＮ接合層を形成して、各画素のフォトダイオード等の光電変換素子における飽和電荷量Ｑｓを向上させる技術が知られている（例えば特許文献１参照）。

特開２０１５－１６２６０３号公報

しかしながら、特許文献１が開示する構造では、光電変換素子の光が入射する側にはＰＮ接合層は形成されず、光電変換素子の飽和電荷量Ｑｓには更なる向上の余地があった。

そこで、本開示では、光電変換素子における飽和電荷量Ｑｓを向上させることができる固体撮像素子、固体撮像素子の製造方法、および電子機器を提案する。

本開示にかかる固体撮像素子は、光入射面を有する半導体の基台と、前記基台の厚さ方向に沿って配置される複数の遮光構造物と、前記光入射面および前記遮光構造物に囲まれた領域に配置される第１の導電型を有する光電変換素子と、通常より不純物濃度が高く、前記第１の導電型とは異なる第２の導電型の層と、を備え、前記第２の導電型の層は、前記光入射面および前記遮光構造物の前記光電変換素子側に、前記光入射面および前記遮光構造物に沿って連続的に配置される。

本開示の実施形態１にかかる固体撮像素子の一部を示す模式図である。 本開示の実施形態１にかかる固体撮像素子の他の例の一部を示す模式図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態１にかかる固体撮像素子の製造処理の手順の一例を示すフロー図である。 本開示の実施形態２にかかる固体撮像素子の一部を示す模式図である。 本開示の実施形態３にかかる固体撮像素子の一部を示す模式図である。 本開示の実施形態４にかかるカメラの構成の一例を示すブロック図である。

以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。

［実施形態１］
図１～図５を用いて、実施形態１の固体撮像素子について説明する。

（固体撮像素子の構成例）
図１－１及び図１－２は、本開示の実施形態１にかかる固体撮像素子１の一部を示す模式図である。図１－１（ａ）は、実施形態１にかかる固体撮像素子１の一部を示す平面図であり、（ｂ）は、実施形態１にかかる固体撮像素子１の一部を示す断面図である。また、図１－２は、実施形態１にかかる固体撮像素子１の他の例の一部を示す断面図である。ただし、図１－１（ａ）において、固体撮像素子１の表面に配置される各トランジスタ及び絶縁膜９０等は省略されている。また、図１－１（ｂ）及び図１－２において、転送トランジスタ７０，８０と、光電変換素子１０及びメモリ２０間の溝ＦＦＴＩとが共に示されているが、実際には、これらは同一断面上にはなく、図１（ｂ）及び図１－２の断面図はあくまでも模式的なものである。

図１－１に示すように、固体撮像素子１は複数の画素ＰＸＬを含む。それぞれの画素ＰＸＬは、上面視で例えば矩形を有し、１組の光電変換素子１０とメモリ２０とを含む。複数の画素ＰＸＬはマトリクス状に配置される。

より具体的には、固体撮像素子１は、光入射面としての主面１０１ａを有する半導体の基台としてのシリコン基台１０１を備える。シリコン基台１０１は、主面１０１ａ，１０１ｂを有する板状の部材である。シリコン基台１０１は、後述するように、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のＢＯＸ（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ）層上のシリコン層等から構成される。

固体撮像素子１は、シリコン基台１０１の厚さ方向に沿って配置される複数の遮光構造物３１，３２を備える。遮光構造物３１は、１つの画素ＰＸＬを矩形状に囲むシリコン基台１０１の溝ＦＦＴＩ内に設けられている。遮光構造物３２は、１つの画素ＰＸＬに含まれる光電変換素子１０とメモリ２０とを隔てるシリコン基台１０１の溝ＦＦＴＩ，ＲＤＴＩ内に設けられている。溝ＦＦＴＩは、シリコン基台１０１を貫通する。溝ＲＤＴＩは、シリコン基台１０１に主面１０１ａから所定深さまで形成されている。遮光構造物３１，３２は、例えば金属膜およびＳｉＯ_２膜等の絶縁膜の積層構造をとり、画素ＰＸＬ間での光の透過、または、画素ＰＸＬ内の光電変換素子１０とメモリ２０との間での光の透過を抑制する。

固体撮像素子１は、主面１０１ａ及び遮光構造物３１，３２に囲まれた領域に配置される第１の導電型としてのＮ型を有する光電変換素子１０を備える。すなわち、光電変換素子１０は、例えばＮ型の半導体領域を含むフォトダイオード等である。光電変換素子１０は、光電変換により、受光した光を受光した光量に応じた電荷に変換する。

固体撮像素子１は、主面１０１ａ及び遮光構造物３１，３２の光電変換素子１０側に、主面１０１ａ及び遮光構造物３１，３２に沿って連続的に配置されるＰＮ接合層１３を備える。「連続的に配置される」とは、例えば主面１０１ａ側のＰＮ接合層１３と遮光構造物３１，３２側のＰＮ接合層１３とが界面等の境界を有さず、一体的に形成されていることをいう。ＰＮ接合層１３は、例えば遮光構造物３１，３２に沿って、シリコン基台１０１の主面１０１ａとは反対側の主面１０１ｂにまで延びている。ただし、ＰＮ接合層１３は、主面１０１ｂ側の後述する転送トランジスタ７０等が配置される領域には存在しない。

ＰＮ接合層１３は、通常より不純物濃度が高く、第１の導電型とは異なる第２の導電型の層としてのＰ^＋型層１２を含む。ＰＮ接合層１３は、通常より不純物濃度が高く、また、光電変換素子１０よりも不純物濃度が高い第１の導電型の層としてのＮ^＋型層１１を含む。Ｎ^＋型層１１は、シリコン基台１０１の主面１０１ａ及び遮光構造物３１，３２の、Ｐ^＋型層１２よりも光電変換素子１０側に配置される。

Ｎ^＋型層１１は、本明細書において、例えばＮ型層等と記載された場合よりも、Ｎ型の不純物を多く含むことを意味する。換言すれば、Ｎ^＋型層１１は、例えばＮ型層等と記載された場合よりもキャリア（電子）密度が高いことを意味する。Ｐ^＋型層１２は、本明細書において、例えばＰ型層等と記載された場合よりも、Ｐ型の不純物を多く含むことを意味する。換言すれば、Ｐ^＋型層１２は、例えばＰ型層等と記載された場合よりもキャリア（正孔）密度が高いことを意味する。

具体的には、通常より不純物濃度の高いＰ^＋型層１２とは、少なくともＰ^＋型層１２の一部が、例えば１×１０^１６／ｃｍ^３以上の不純物を含むことを意味する。また、Ｐ^＋型層１２は、主面１０１ａ及び遮光構造物３１，３２との境界において１×１０^１６／ｃｍ^３以上のキャリア（正孔）濃度を持つ。通常より不純物濃度の高いＮ^＋型層１１とは、少なくともＮ^＋型層１１の一部が、例えば１×１０^１６／ｃｍ^３以上の不純物を含むことを意味する。また、Ｎ^＋型層１１は、光電変換素子１０よりも高い不純物濃度を有する。

より具体的には、Ｎ^＋型層１１及びＰ^＋型層１２は固相拡散層である。固相拡散層とは、後述する固相拡散により形成された拡散層であり、所定の導電型の不純物を高濃度に含む層である。このように、高不純物濃度のＮ^＋型層１１と、高不純物濃度のＰ^＋型層１２とが接合されることで、ＰＮ接合層１３においては、一方の導電型からもう一方の導電型への遷移が急峻となる。なお、このように導電型の遷移が急峻なＰＮ接合を構成するには、以下のように、一方の導電型の層が高濃度の不純物を有していてもよい。

図１－２に示す他の例では、通常より不純物濃度の高いＰ^＋型層１２が、例えば通常の不純物濃度を有する光電変換素子１０の一部のＮ型領域１０ｎとＰＮ接合する。つまり、Ｐ^＋型層１２とＮ型領域１０ｎとからＰＮ接合層１３ｎが構成されると考えることができる。

また、図１－１に戻って、複数の遮光構造物３１が交差する交差部ＣＳでは、ＰＮ接合層１３に含まれる不純物の濃度が交差部ＣＳ以外でのＰＮ接合層１３に含まれる不純物の濃度よりも低い。「複数の遮光構造物３１が交差する交差部ＣＮＲ」とは、ここでは、例えば矩形状に構成される画素ＰＸＬの四隅を指す。この、矩形状の四隅の全て、あるいは、一部において、ＰＮ接合層１３の不純物濃度が他より低くなっている。

また、場合によっては、複数の遮光構造物３１か交差する交差部ＣＳでは、区画された画素ＰＸＬの領域が画素ＰＸＬ側に窪んだ凹形状となっている。上述のように、遮光構造物３１は画素ＰＸＬを矩形状に取り囲み、光電変換素子１０が配置される領域を区画している。この矩形状の画素ＰＸＬの頂点にあたる交差部ＣＳにおいて、それらの頂点自体が欠損している場合がある。

固体撮像素子１は、シリコン基台１０１の光電変換素子１０とは重ならない領域の主面１０１ａに配置される遮光構造物３３を備える。遮光構造物３３は、例えば金属膜と、ＳｉＯ_２膜等の絶縁膜との積層構造をとり、光入射面からの光の透過を抑制する。遮光構造物３３は、遮光構造物３１，３２と連続的に構成されていてもよいし、別に構成されていてもよい。シリコン基台１０１の光電変換素子１０と重なる領域の主面１０１ａには、カラーフィルタ４０が配置される。カラーフィルタ４０の、シリコン基台１０１とは反対側にはオンチップレンズ５０が配置される。オンチップレンズ５０は、外部からシリコン基台１０１に向かって照射された光を集光する。集光された光はカラーフィルタ４０を介して、シリコン基台１０１が備える光電変換素子１０へと導かれる。

固体撮像素子１は、遮光構造物３２で光電変換素子１０とは隔てられ、遮光構造物３３および遮光構造物３１，３２に囲まれた領域に配置される第１の導電型としてのＮ型を有する電荷保持部としてのメモリ２０を備える。すなわち、メモリ２０は、例えばＮ型の半導体領域を含む。メモリ２０は、光電変換素子１０で光電変換された電荷を一時的に保持する。これにより、固体撮像素子１に、同時露光一括読み出しのグローバルシャッタ方式を採用することができる。

固体撮像素子１は、遮光構造物３３および遮光構造物３１，３２のメモリ２０側に、遮光構造物３３および遮光構造物３１，３２に沿って連続的に配置されるＰＮ接合層２３を備える。ＰＮ接合層２３は、例えば遮光構造物３１，３２に沿って、シリコン基台１０１の主面１０１ａとは反対側の主面１０１ｂにまで延びている。ただし、ＰＮ接合層２３は、主面１０１ｂ側の後述する転送トランジスタ８０等が配置される領域には存在しない。

ＰＮ接合層２３は、通常より不純物濃度が高く、第１の導電型とは異なる第２の導電型の層としてのＰ^＋型層２２を含む。通常より不純物濃度の高いＰ^＋型層２２とは、少なくともＰ^＋型層２２の一部が、例えば１×１０^１６／ｃｍ^３以上の不純物を含むことを意味する。また、Ｐ^＋型層２２は、主面１０１ａ及び遮光構造物３１，３２との境界において１×１０^１６／ｃｍ^３以上のキャリア（正孔）濃度を持つ。ＰＮ接合層２３は、通常よりも不純物濃度が高く、また、メモリ２０よりも不純物濃度の高い第１の導電型の層としてのＮ^＋型層２１を含む。通常より不純物濃度の高いＮ^＋型層２１とは、少なくともＮ^＋型層２１の一部が、例えば１×１０^１６／ｃｍ^３以上の不純物を含むことを意味する。Ｎ^＋型層２１は、遮光構造物３３および遮光構造物３１，３２の、Ｐ^＋型層２２よりもメモリ２０側に配置される。Ｎ^＋型層２１及びＰ^＋型層２２は固相拡散層である。高不純物濃度のＮ^＋型層２１と、高不純物濃度のＰ^＋型層２２とが接合されることで、ＰＮ接合層２３においては、一方の導電型からもう一方の導電型への遷移が急峻となる。なお、このように導電型の遷移が急峻なＰＮ接合を構成するには、以下のように、一方の導電型の層が高濃度の不純物を有していてもよい。

図１－２に示す他の例では、通常より不純物濃度の高いＰ^＋型層２２が、例えば通常の不純物濃度を有するメモリ２０の一部のＮ型領域２０ｎとＰＮ接合する。つまり、Ｐ^＋型層２２とＮ型領域２０ｎとからＰＮ接合層２３ｎが構成されると考えることができる。

また、図１－１に戻って、複数の遮光構造物３１が交差する交差部ＣＳでは、ＰＮ接合層２３に含まれる不純物の濃度が交差部ＣＳ以外でのＰＮ接合層２３に含まれる不純物の濃度よりも低い。

また、上述のように、遮光構造物３１は画素ＰＸＬを矩形状に取り囲み、メモリ２０が配置される領域を区画している。そして、交差部ＣＳにおいては、矩形に構成される画素ＰＸＬの頂点自体が欠損している場合がある。

固体撮像素子１は、シリコン基台１０１の主面１０１ｂ側に配置される転送トランジスタ７０，８０を備える。固体撮像素子１は、シリコン基台１０１の主面１０１ｂ側に配置される、増幅トランジスタ、リセットトランジスタ、及び選択トランジスタ等の画素トランジスタ（不図示）を備える。転送トランジスタ７０，８０を始め、これらのトランジスタは、絶縁膜９０で覆われている。

転送トランジスタ８０は、ゲート電極８１、及びゲート電極８１端部のシリコン基台１０１にＮ型のソース領域／ドレイン領域を備える。転送トランジスタ８０は、光電変換素子１０で発生した電荷をメモリ２０に転送する。

転送トランジスタ７０は、シリコン基台１０１内の光電変換素子１０の上方に設けられたＰ型の半導体領域６０上に配置される。転送トランジスタ７０は、ゲート電極７１及びＮ型のソース領域としてのフローティングディフュージョン（ＦＤ）７２を備える。転送トランジスタ７０のゲート電極７１は、例えば光電変換素子１０内へと延びる。転送トランジスタ７０は、メモリ２０に蓄積される電荷をＦＤ７２に転送する。

画素トランジスタは、転送トランジスタ７０から転送された電気信号を読み出す処理を行う。図示しない増幅トランジスタは、ＦＤ７２から供給される電荷に応じた増幅信号を発生する。この増幅信号は、図示しない選択トランジスタを介して光電変換素子１０からの電気信号として図示しない上層配線等に伝送される。図示しないリセットトランジスタは、増幅トランジスタのゲート電極の電位を電源電位にリセット（初期化）する。リセットトランジスタは、ＦＤ７２の電位をリセットするトランジスタでもある。

上層配線等に伝送された電気信号は、例えば複数の画素ＰＸＬの周辺に配置されるロジック回路（不図示）等により処理され、固体撮像素子１から出力される。ただし、ロジック回路は、シリコン基台１０１とは別部材となる基板等に設けられ、例えばシリコン基台１０１上に積層されてもよい。

（固体撮像素子の製造処理の例）
次に、図２～図５を用いて、実施形態１の固体撮像素子１の製造処理の例について説明する。図２～図５は、本開示の実施形態１にかかる固体撮像素子１の製造処理の手順の一例を示すフロー図である。なお、図２～図５の左図は、固体撮像素子１の製造処理における図１－１（ａ）のＡ－Ａ’線断面図である。図２～図５の左から２番目の図は、固体撮像素子１の製造処理における図１－１（ａ）のＢ－Ｂ’線断面図である。図２～図３の左から３番目の図は、固体撮像素子１の製造処理における図１－１（ａ）のＣ－Ｃ’線断面図である。図２～図３の右図は、固体撮像素子１の製造処理における図１－１（ａ）のＤ－Ｄ’線断面図である。

図２（ａ１）（ｂ１）（ｃ１）（ｄ１）に示すように、半導体基板としてのシリコン基板１０３上に絶縁層としてのＢＯＸ層１０２と半導体層としてのシリコン層１０１ｓとがこの順に配置された積層基板としてのＳＯＩ基板１００を準備する。シリコン層１０１ｓは、以下に述べる処理を経て、固体撮像素子１のシリコン基台１０１となる部分である。

ＳＯＩ基板１００が有するシリコン層１０１ｓの主面１０１ｂ側に、ホールパターンを有するハードマスクＭＫ１を形成する。ハードマスクＭＫ１には、例えばＳｉＮ膜等の絶縁膜を用いることができる。

シリコン層１０１ｓ及びＢＯＸ層１０２を貫通し、シリコン基板１０３の所定深さまで達するピラーＰＬを形成する。より具体的には、ハードマスクＭＫ１をマスクとしてシリコン層１０１ｓ、ＢＯＸ層１０２、および所定深さまでのシリコン基板１０３をドライエッチングして貫通孔を形成する。そして、貫通孔をポリシリコン等で充填することで、ピラーＰＬが形成される。このように、シリコン層１０１ｓの上面側の主面１０１ｂからシリコン基板１０３の所定深さまでピラーＰＬが貫通することで、後の処理で、シリコン層１０１ｓとシリコン基板１０３とが分離してしまうのを抑制することができる。

ハードマスクＭＫ１を除去した後、ＳＯＩ基板１００のシリコン層１０１ｓに、主面１０１ｂ側からのイオン注入等によりＮ型の不純物を拡散させてＮ型の領域としての光電変換素子１０を形成する。このとき、シリコン層１０１ｓの主面１０１ｂ側からのイオン注入等により、メモリ２０も形成される。

図２（ａ２）（ｂ２）（ｃ２）（ｄ２）に示すように、ＳＯＩ基板１００が有するシリコン層１０１ｓの主面１０１ｂ側に、溝ＦＦＴＩにあたる部分が開口したハードマスクＭＫ２を形成する。ハードマスクＭＫ２には、例えばＳｉＮ膜等の絶縁膜を用いることができる。

シリコン層１０１ｓを貫通し、ピラーＰＬを交点として光電変換素子１０の形成された領域を区画する複数の溝ＦＦＴＩを形成する。このとき、ピラーＰＬを交点としてメモリ２０の形成された領域を区画する複数の溝ＦＦＴＩも形成される。より具体的には、ハードマスクＭＫ２をマスクとしてシリコン層１０１ｓをドライエッチングし、シリコン層１０１ｓを貫通してＢＯＸ層１０２に達する溝ＦＦＴＩを形成する。

これにより、略矩形の画素ＰＸＬ（図１（ａ）参照）にあたる領域がマトリクス状に並び、矩形の領域の四隅の少なくとも一部にピラーＰＬが配置されることとなる。

より具体的には、図２（ａ２）に示す領域には、光電変換素子１０とメモリ２０とを隔てる溝ＦＦＴＩが形成される。図２（ｂ２）に示す領域には、シリコン層１０１ｓを挟んで、紙面左側に画素ＰＸＬの領域を区画する溝ＦＦＴＩが形成され、紙面右側に光電変換素子１０とメモリ２０とを隔てる溝ＦＦＴＩが形成される。

図２（ｃ２）（ｄ２）に示す領域には、画素ＰＸＬの領域を区画する溝ＦＦＴＩがピラーＰＬを挟んで４方向に延びるよう形成される。ピラーＰＬは、それぞれの溝ＦＦＴＩと直交する方向で４つの画素ＰＸＬの頂点が向かい合う交差部ＣＳと接することとなる。

溝ＦＦＴＩを形成した後、各種トランジスタが形成されることとなる領域において、溝ＦＦＴＩにより露出したシリコン層１０１ｓの側壁に、ハードマスクＭＫ２の下端から所定深さまで延びる側壁保護膜ＭＫａを形成する。側壁保護膜ＭＫａは、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＳｉＮ膜等を成膜することで得られる。

図２（ａ３）（ｂ３）（ｃ３）（ｄ３）に示すようにＢＯＸ層１０２を除去する。ＢＯＸ層１０２は、例えばＳＯＩ基板１００をバッファードフッ酸（ＢＨＦ）等の溶液でウェットエッチングすることにより除去することができる。ＢＨＦはＮＨ_４ＦとＨＦとの混合液である。

これにより、シリコン層１０１ｓとシリコン基板１０３との間に空隙が生じるところ、シリコン層１０１ｓを貫通するピラーＰＬが、溝ＦＦＴＩの交差部ＣＳに配置され、シリコン基板１０３の所定深さまで達している。このピラーＰＬにより、シリコン層１０１ｓとシリコン基板１０３とが接続された状態が保たれる。よって、シリコン基板１０３からシリコン層１０１ｓが剥がれ落ち、また、複数の矩形に区画されたシリコン層１０１ｓがバラバラになってしまうことが防がれる。

図３（ａ１）（ｂ１）（ｃ１）（ｄ１）に示すように、シリコン層１０１ｓの溝ＦＦＴＩに露出した側壁およびシリコン層１０１ｓのＢＯＸ層１０２が除去されて露出した表面である主面１０１ａに対して固相拡散を行う。これにより、シリコン層１０１ｓの側壁および主面１０１ａから所定深さまで第１の導電型としてのＮ型の不純物を拡散させる。

より具体的には、シリコン層１０１ｓの露出面に、Ｎ型の不純物を多量に含んだ絶縁膜ＯＮを等方的なＣＶＤ等により形成する。この絶縁膜ＯＮは、例えばリンを多量に含んだＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）等である。なお、絶縁膜ＯＮは、ピラーＰＬの表面、ＢＯＸ層１０２が除去されて露出したシリコン基板１０３の表面、及びハードマスクＭＫ２の表面等にも形成される。

シリコン層１０１ｓの露出面に絶縁膜ＯＮが形成された状態で全体をアニールすると、絶縁膜ＯＮからシリコン層１０１ｓ中にＮ型の不純物が拡散される。このように、所定の導電型の不純物を多量に含んだ固体膜からシリコン層１０１ｓ等の半導体層中に不純物を拡散させる手法を固相拡散という。

絶縁膜ＯＮをＢＨＦ等により除去した後、シリコン層１０１ｓ全体を更にアニールすることで、シリコン層１０１ｓの露出面から所定深さまで、Ｎ型の不純物が拡散される。これにより、Ｎ^＋型層１１，２１が形成される。

このとき、側壁保護膜ＭＫａで保護されたシリコン層１０１ｓの側壁上部には、Ｎ型の不純物は拡散されない。これにより、転送トランジスタ７０，８０等の形成領域が確保される。また、絶縁膜ＯＮが表面に形成されたピラーＰＬ中およびシリコン基板１０３中にもＮ型の不純物が拡散されるが、後の処理に影響を与えることはない。また、ピラーＰＬが配置された溝ＦＦＴＩの交差部ＣＳのシリコン層１０１ｓには、Ｎ型の不純物は、ほとんど拡散されない。つまり、交差部ＣＳのシリコン層１０１ｓには、Ｎ^＋型層１１，２１は、他より低濃度に形成される。

図３（ａ２）（ｂ２）（ｃ２）（ｄ２）に示すように、シリコン層１０１ｓの溝ＦＦＴＩに露出した側壁およびシリコン層１０１ｓのＢＯＸ層１０２が除去されて露出した表面である主面１０１ａに対して固相拡散を行う。これにより、シリコン層１０１ｓの側壁および主面１０１ａから先の所定深さより浅い深さまで、第１の導電型とは異なる第２の導電型としてのＰ型の不純物を拡散させる。なお、シリコン層１０１ｓの溝ＦＦＴＩの側面は漏れなくＰ型の不純物を拡散させると暗時特性が改善する。そこで、溝ＦＦＴＩの側面の側壁保護膜ＭＫａを除去して露出させてから、この固相拡散を行ってもかまわない。

より具体的には、シリコン層１０１ｓの露出面に、Ｐ型の不純物を多量に含んだ絶縁膜ＯＰを等方的なＣＶＤ等により形成する。この絶縁膜ＯＰは、例えばホウ素を多量に含んだＢＳＧ（Ｂｏｒｏｎ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）等である。なお、絶縁膜ＯＰは、ピラーＰＬの表面、ＢＯＸ層１０２が除去されて露出したシリコン基板１０３の表面、及びハードマスクＭＫ２の表面等にも形成される。

シリコン層１０１ｓの露出面に絶縁膜ＯＰが形成された状態で全体をアニールすると、絶縁膜ＯＰからシリコン層１０１ｓ中にＰ型の不純物が拡散される。このとき、シリコン層１０１ｓの露出面からの拡散深さを、Ｎ型の不純物の拡散深さよりも浅くする。これにより、シリコン層１０１ｓのより深い位置にＮ^＋型層１１，２１を残したまま、シリコン層１０１ｓの表層にＰ^＋型層１２，２２が形成される。

ここでは、Ｎ^＋型層１１，２１であったシリコン層１０１ｓの表層に多量のＰ型の不純物を固相拡散させてＰ^＋型層１２，２２に転じている。このため、Ｐ^＋型層１２，２２は、Ｐ型の不純物のみならずＮ型の不純物も含んでいる。シリコン層１０１ｓの内奥に残ったＮ^＋型層１１，２１は、主にＮ型の不純物のみを含む。

このとき、側壁保護膜ＭＫａで保護されたシリコン層１０１ｓの側壁上部には、Ｐ型の不純物は拡散されない。これにより、転送トランジスタ７０，８０等の形成領域が確保される。また、絶縁膜ＯＰが表面に形成されたピラーＰＬ中およびシリコン基板１０３中にもＰ型の不純物が拡散されるが、後の処理に影響を与えることはない。また、ピラーＰＬが配置された溝ＦＦＴＩの交差部ＣＳのシリコン層１０１ｓには、Ｐ型の不純物は、ほとんど拡散されない。つまり、交差部ＣＳのシリコン層１０１ｓには、Ｐ^＋型層１２，２２は、他より低濃度に形成される。

図３（ａ３）（ｂ３）（ｃ３）（ｄ３）に示すように、絶縁膜ＯＰをＢＨＦ等により除去する。

図４（ａ１）（ｂ１）に示すように、シリコン層１０１ｓ及びシリコン基板１０３間の空隙および溝ＦＦＴＩにＳｉＯ_２膜およびポリシリコン膜等の充填膜ＳＣを充填する。具体的には、シリコン層１０１ｓの露出面およびシリコン基板１０３の露出面にＳｉＯ_２膜等を形成し、その後、ポリシリコン膜等を形成する。このように、充填膜ＳＣを充填することにより、後の処理で溝ＦＦＴＩ等にパーティクル等が入り込むのを抑制することができる。

図４（ａ２）（ｂ２）に示すように、ハードマスクＭＫ２を除去した後、シリコン層１０１ｓの主面１０１ｂ側に各種トランジスタ等を形成する。具体的には、図４（ｂ２）に示す領域に、イオン注入等によりＰ型の不純物を注入してＰ型の半導体領域６０を形成する。また、図４（ａ２）（ｂ２）に示す領域に、転送トランジスタ７０，８０（図１（ｂ）参照）、及び各種の画素トランジスタＴｒを形成する。また、図４（ａ２）（ｂ２）に示す領域に、イオン注入等によりＮ型の不純物を注入して、図示しないソース領域およびドレイン領域を形成する。その後、シリコン層１０１ｓの主面１０１ｂ全体を絶縁膜９０で覆う。

これ以降は、シリコン層１０１ｓの主面１０１ａ側、つまり、シリコン基板１０３側から処理を行う裏面処理となる。

図４（ａ３）（ｂ３）に示すように、シリコン層１０１ｓとは反対側のシリコン基板１０３の裏面側からシリコン基板１０３及び充填膜ＳＣを研削し、シリコン層１０１ｓの主面１０１ａを露出させる。

図５（ａ１）（ｂ１）に示すように、溝ＲＤＴＩの形成領域が開口したレジストマスクＭＫ３をシリコン層１０１ｓの主面１０１ａ側に形成する。そして、レジストマスクＭＫ３をマスクとしてシリコン層１０１ｓを主面１０１ａ側からドライエッチングし、光電変換素子１０とメモリ２０とを隔てる溝ＲＤＴＩを形成する。

図５（ａ２）（ｂ２）に示すように充填膜ＳＣを除去する。このとき、ピラーＰＬも除去される。シリコン層１０１ｓの主面１０１ｂには絶縁膜９０等が形成されているため、ピラーＰＬが除去されても、シリコン層１０１ｓがバラバラになってしまうことはない。

図５（ａ３）（ｂ３）に示すように、溝ＦＦＴＩ，ＲＤＴＩ内にＳｉＯ_２膜等の絶縁膜、金属膜をこの順に形成して遮光構造物３１，３２が形成される。

より具体的には、図５（ａ３）に示す領域には、光電変換素子１０とメモリ２０とを隔てる遮光構造物３２が形成される。図５（ｂ３）に示す領域には、紙面に平行に延びる溝ＲＤＴＩ，ＦＦＴＩ内に、光電変換素子１０とメモリ２０とを隔てる遮光構造物３２が形成され、紙面に対し垂直に延びる溝ＦＦＴＩ内に画素ＰＸＬを区画する遮光構造物３１が形成される。

その後、シリコン層１０１ｓを基台として、その他の構成を付加していく。すなわち、シリコン基台１０１の主面１０１ａの、メモリ２０と重なる領域には、絶縁膜および金属膜をこの順に形成して遮光構造物３３が形成される。シリコン層１０１ｓの主面１０１ａの、光電変換素子１０と重なる領域には、カラーフィルタ４０及びオンチップレンズ５０が形成される。

以上により、実施形態１の固体撮像素子１の製造処理が終了する。

（効果）
次に、特許文献１の構成を参照しつつ、実施形態１の固体撮像素子１の効果について説明する。

特許文献１の半導体装置は、各画素間に形成した画素間遮光構造物の側壁に中濃度Ｎ型領域とＰ型領域とを有する。これにより、強電界領域を形成してフォトダイオードに電荷を保持させ、飽和電荷量Ｑｓを向上させている。しかしながら、側壁だけの電界強化では飽和電荷量Ｑｓは未だ不足しており、飽和電荷量Ｑｓの更なる向上が望まれる。

そこで、フォトダイオード等の光電変換素子の底面側にもＰＮ接合層を形成し、電界の強化を図ることが考えられる。しかしながら、光電変換素子の側面側と底面側との異なる面に、高濃度のＰＮ接合層を連続させて形成することは非常に困難である。

実施形態１の固体撮像素子１は、光電変換素子１０の側面および底面を連続的に囲むＰＮ接合層１３を備える。このＰＮ接合層１３ｎまたはＰＮ接合層１３が、少なくとも高濃度のＰ^＋型層１２を含み、あるいは、高濃度のＮ^＋型層１１及び高濃度のＰ^＋型層１２の両方を含むことで、ＰＮ接合層１３間またはＰＮ接合層１３ｎ間の互いに異なる導電型への遷移が急峻となり、光電変換素子１０の側面および底面で電界がいっそう強化される。また、光電変換素子１０の側面および底面において連続的なＰＮ接合層１３が形成されることで、光電変換素子１０により発生する電荷の閉じ込めがより強固なものとなる。よって、光電変換素子１０における飽和電荷量Ｑｓを向上させることができる。

実施形態１の固体撮像素子１は、メモリ２０の側面および底面を連続的に囲むＰＮ接合層２３を備える。このＰＮ接合層２３ｎまたはＰＮ接合層２３が、少なくとも高濃度のＰ^＋型層２２を含み、あるいは、高濃度のＮ^＋型層２１及び高濃度のＰ^＋型層２２の両方を含むことで、ＰＮ接合層２３間またはＰＮ接合層２３ｎ間の互いに異なる導電型への遷移が急峻となり、メモリ２０の側面および底面での電界が強化される。また、メモリ２０の側面および底面において連続的なＰＮ接合層２３が形成されることで、メモリ２０に保持される電荷の閉じ込めがより強固なものとなる。よって、メモリ２０における飽和電荷量Ｑｓを向上させることができる。

実施形態１の固体撮像素子１は、ＳＯＩ基板１００を用いて製造される。固体撮像素子１の製造処理においては、シリコン層１０１ｓを貫通し所定深さのシリコン基板１０３に達するピラーＰＬが形成されることで、ＢＯＸ層１０２除去後に、シリコン層１０１ｓ及びシリコン基板１０３が繋ぎ止められる。また、シリコン層１０１ｓ及びシリコン基板１０３間の空隙が維持されるため、シリコン層１０１ｓの側面のみならず、底面にあたる主面１０１ａにも絶縁膜ＯＮ，ＯＰを連続的に形成することができる。これにより、光電変換素子１０及びメモリ２０の側面と底面とを連続的に覆うＰＮ接合層１３，２３を形成することができる。

ピラーＰＬが形成された遮光構造物３１の交差部ＣＳ、つまり、画素ＰＸＬの頂点にあたる部分では、ＰＮ接合層１３，２３が他より低濃度となっている場合がある。しかし、ＰＮ接合層１３，２３の低濃度領域は限定的であり、このことによる光電変換素子１０及びメモリ２０の飽和電荷量Ｑｓへの影響はほとんど生じない。

［実施形態２］
次に、図６を用いて、実施形態２の固体撮像素子２について説明する。図６は、本開示の実施形態２にかかる固体撮像素子２の一部を示す模式図である。図６（ａ）は、実施形態２にかかる固体撮像素子２の一部を示す断面図であり、（ｂ）は、実施形態２にかかる固体撮像素子２の他の例の一部を示す断面図である。実施形態２の固体撮像素子２は、メモリを有さない点が上述の実施形態１とは異なる。

図６（ａ）に示すように、固体撮像素子２は、光入射面としての主面２０１ａを有する半導体の基台としてのシリコン基台２０１と、シリコン基台２０１の厚さ方向に沿って配置される複数の遮光構造物２３１とを備える。遮光構造物２３１は、１つの画素を矩形状に囲むシリコン基台２０１の溝ＦＦＴＩｂ内に設けられている。溝ＦＦＴＩｂは、シリコン基台２０１を貫通する。遮光構造物２３１は、例えば金属膜およびＳｉＯ_２膜等の絶縁膜の積層構造をとり、画素間での光の透過を抑制する。

固体撮像素子２は、主面２０１ａ及び遮光構造物２３１に囲まれた領域に配置される第１の導電型としてのＮ型を有する光電変換素子２１０を備える。光電変換素子２１０は、例えば１つの画素に１つ含まれる。

固体撮像素子１は、主面２０１ａ及び遮光構造物２３１の光電変換素子２１０側に、主面２０１ａ及び遮光構造物２３１に沿って連続的に配置されるＰＮ接合層２１３を備える。ＰＮ接合層２１３は、例えば遮光構造物２３１に沿って、シリコン基台２０１の主面２０１ａとは反対側の主面２０１ｂにまで延びている。

ＰＮ接合層２１３は、通常より不純物濃度が高いＰ^＋型層２１２を含む。通常より不純物濃度が高いＰ^＋型層２１２とは、少なくともＰ^＋型層２１２の一部が、例えば１×１０^１６／ｃｍ^３以上の不純物を含むことを意味する。ＰＮ接合層２１３は、通常より不純物濃度が高く、また、光電変換素子２１０よりも不純物濃度が高いＮ^＋型層２１１を含む。通常より不純物濃度が高いＮ^＋型層２１１とは、少なくともＮ^＋型層２１１の一部が、例えば１×１０^１６／ｃｍ^３以上の不純物を含むことを意味する。Ｎ^＋型層２１１は、シリコン基台２０１の主面２０１ａ及び遮光構造物２３１の、Ｐ^＋型層２１２よりも光電変換素子２１０側に配置される。Ｎ^＋型層２１１及びＰ^＋型層２１２は固相拡散層である。Ｎ^＋型層２１１とＰ^＋型層２１２とが接合されることで、ＰＮ接合層２１３においては、一方の導電型からもう一方の導電型への遷移が急峻となる。なお、このように導電型の遷移が急峻なＰＮ接合を構成するには、以下のように、一方の導電型の層が高濃度の不純物を有していてもよい。

図６（ｂ）に示す他の例では、通常より不純物濃度の高いＰ^＋型層２１２が、例えば通常の不純物濃度を有する光電変換素子２１０の一部のＮ型領域２１０ｎとＰＮ接合する。つまり、Ｐ^＋型層２１２とＮ型領域２１０ｎとからＰＮ接合層２１３ｎが構成されると考えることができる。

また、図６（ａ）に戻って、複数の遮光構造物２３１が交差する交差部では、ＰＮ接合層２１３に含まれる不純物の濃度が交差部以外でのＰＮ接合層２１３に含まれる不純物の濃度よりも低い。ＰＮ接合層２１３の不純物濃度が他より低くなっているのは、矩形状の画素の四隅である交差部の全て、あるいは、一部である。

また、場合によっては、複数の遮光構造物２３１か交差する交差部では、区画された画素の領域が画素側に窪んだ凹形状となっている。つまり、交差部においては、矩形に構成される画素の頂点自体が欠損している場合がある。

固体撮像素子２は、シリコン基台２０１の光電変換素子２１０とは重ならない領域の主面２０１ａに配置される遮光構造物２３３を備える。シリコン基台２０１の光電変換素子２１０と重なる領域の主面２０１ａには、カラーフィルタ２４０が配置される。カラーフィルタ２４０の、シリコン基台２０１とは反対側にはオンチップレンズ２５０が配置される。

固体撮像素子２は、シリコン基台２０１の主面２０１ｂ側に配置される転送トランジスタ２７０を備える。固体撮像素子２は、シリコン基台２０１の主面２０１ｂ側に配置される、増幅トランジスタ、リセットトランジスタ、及び選択トランジスタ等の画素トランジスタ２８０を備える。これらの転送トランジスタ２７０及び画素トランジスタ２８０は、シリコン基台２０１内の光電変換素子２１０の上方に設けられたＰ型の半導体領域２６０上に配置され、また、絶縁膜２９０で覆われている。これらの転送トランジスタ２７０及び画素トランジスタ２８０は、分離領域ＳＴＩにより互いに電気的に分離されている。

転送トランジスタ２７０は、ゲート電極２７１及びＮ型のソース領域としてのフローティングディフュージョン（ＦＤ）２７２を備える。転送トランジスタ２７０のゲート電極７１は、例えば光電変換素子２１０内へと延びる。転送トランジスタ２７０は、光電変換素子２１０で発生した電荷を画素トランジスタ２８０へと転送する。ＦＤ２７２は、光電変換素子２１０で発生した電荷を一時的に保持する。

画素トランジスタ２８０は、ゲート電極２８１及びＮ型のソース領域／ドレイン領域を備える。画素トランジスタ２８０は、光電変換素子２１０で発生した電荷の転送を受け、光電変換素子２１０で受光した光量に応じた電気信号を読み出す処理を行う。

実施形態２の固体撮像素子２も、上述の実施形態１の固体撮像素子１と同様、ＳＯＩ基板を用いて製造される。つまり、ＢＯＸ層の除去後にシリコン層とシリコン基板とをピラーにより繋ぎ止めながら、シリコン基台２０１となるシリコン層の底面および側面に固相拡散を行う。

実施形態２の固体撮像素子２も、光電変換素子２１０の底面から側面へと連続的に配置されるＰＮ接合層２１３またはＰＮ接合層２１３ｎを備えるので、実施形態１と同様の効果を奏する。

［実施形態３］
次に、図７を用いて、実施形態３の固体撮像素子３について説明する。図７は、本開示の実施形態３にかかる固体撮像素子３の一部を示す模式図である。図７（ａ）は、実施形態３にかかる固体撮像素子３の一部を示す断面図であり、（ｂ）は、実施形態３にかかる固体撮像素子３の他の例の一部を示す断面図である。実施形態３の固体撮像素子３は、メモリ３２０が光電変換素子３１０に縦積みされる点が、上述の実施形態１とは異なる。

図７（ａ）に示すように、固体撮像素子３は、光入射面としての主面３０１ａを有する半導体の基台としてのシリコン基台３０１と、シリコン基台３０１の厚さ方向に沿って配置される複数の遮光構造物３３１とを備える。遮光構造物３３１は、１つの画素を矩形状に囲むシリコン基台３０１の溝ＦＦＴＩｃ内に設けられている。溝ＦＦＴＩｃは、シリコン基台３０１を貫通する。遮光構造物３３１は、例えば金属膜およびＳｉＯ_２膜等の絶縁膜の積層構造をとり、画素間での光の透過を抑制する。

固体撮像素子３は、主面３０１ａ及び遮光構造物３３１に囲まれた領域に配置される第１の導電型としてのＮ型を有する光電変換素子３１０を備える。光電変換素子３１０上には、光電変換素子３１０に接してＰ型の半導体領域３１０ｃが配置されている。光電変換素子３１０は、例えば１つの画素に１つ含まれる。

固体撮像素子３は、シリコン基台３０１の光電変換素子３１０の上方の領域に、シリコン基台３０１の主面３０１ａに沿う方向に配置される遮光構造物３３２を備える。遮光構造物３３２は、１つの画素に含まれる光電変換素子３１０とメモリ３２０とを隔てている。遮光構造物３３１は、例えば金属膜およびＳｉＯ_２膜等の絶縁膜の積層構造をとり、光電変換素子３１０及びメモリ３２０間での光の透過を抑制する。

固体撮像素子３は、遮光構造物３３２で光電変換素子３１０とは隔てられ、遮光構造物３３２および遮光構造物３３１に囲まれた領域に配置されるＮ型を有する電荷保持部としてのメモリ３２０を備える。すなわち、メモリ３２０は、例えばＮ型の半導体領域を含む。メモリ３２０は、例えば１つの画素に１つ含まれる。

固体撮像素子３は、主面３０１ａ及び遮光構造物３３１の、光電変換素子３１０及びメモリ３２０側に、主面３０１ａ及び遮光構造物３３１に沿って連続的に配置されるＰＮ接合層３１３を備える。ＰＮ接合層３１３は、例えば遮光構造物３３１に沿って、シリコン基台３０１の主面３０１ａとは反対側の主面３０１ｂにまで延びている。

ＰＮ接合層３１３は、通常より不純物濃度が高いＰ^＋型層３１２を含む。通常より不純物濃度が高いＰ^＋型層３１２とは、少なくともＰ^＋型層３１２の一部が、例えば１×１０^１６／ｃｍ^３以上の不純物を含むことを意味する。ＰＮ接合層３１３は、通常より不純物濃度が高く、また、光電変換素子３１０及びメモリ３２０よりも不純物濃度が高いＮ^＋型層３１１を含む。通常より不純物濃度が高いＮ^＋型層３１１とは、少なくともＮ^＋型層３１１の一部が、例えば１×１０^１６／ｃｍ^３以上の不純物を含むことを意味する。Ｎ^＋型層３１１は、シリコン基台３０１の主面３０１ａ及び遮光構造物３３１の、Ｐ^＋型層３１２よりも光電変換素子３１０及びメモリ３２０側に配置される。Ｎ^＋型層３１１及びＰ^＋型層３１２は固相拡散層である。Ｎ^＋型層３１１とＰ^＋型層３１２とが接合されることで、ＰＮ接合層３１３においては、一方の導電型からもう一方の導電型への遷移が急峻となる。なお、このように導電型の遷移が急峻なＰＮ接合を構成するには、以下のように、一方の導電型の層が高濃度の不純物を有していてもよい。

図７（ｂ）に示す他の例では、通常より不純物濃度の高いＰ^＋型層３１２が、例えば通常の不純物濃度を有する光電変換素子３１０の一部のＮ型領域３１０ｎとＰＮ接合する。つまり、Ｐ^＋型層３１２とＮ型領域３１０ｎとからＰＮ接合層３１３ｎが構成されると考えることができる。

また、図７（ａ）に戻って、複数の遮光構造物３３１が交差する交差部では、ＰＮ接合層３１３に含まれる不純物の濃度が交差部以外でのＰＮ接合層３１３に含まれる不純物の濃度よりも低い。ＰＮ接合層３１３の不純物濃度が他より低くなっているのは、矩形状の画素の四隅である交差部の全て、あるいは、一部である。

また、場合によっては、複数の遮光構造物３３１か交差する交差部では、区画された画素の領域が画素側に窪んだ凹形状となっている。つまり、交差部においては、矩形に構成される画素の頂点自体が欠損している場合がある。

固体撮像素子３は、シリコン基台３０１の光電変換素子３１０とは重ならない領域の主面３０１ａに配置される遮光構造物３３３を備える。シリコン基台３０１の光電変換素子３１０と重なる領域の主面３０１ａには、カラーフィルタ３４０が配置される。カラーフィルタ３４０の、シリコン基台３０１とは反対側にはオンチップレンズ３５０が配置される。

固体撮像素子３は、シリコン基台３０１の主面３０１ｂ側に配置される転送トランジスタ３７０，３８０を備える。固体撮像素子３は、シリコン基台３０１の主面３０１ｂ側に配置される、増幅トランジスタ、リセットトランジスタ、及び選択トランジスタ等の画素トランジスタ（不図示）を備える。転送トランジスタ３７０，３８０を始め、これらのトランジスタは、絶縁膜３９０で覆われている。

転送トランジスタ３７０は、ゲート電極３７１及びＮ型のソース領域としてのフローティングディフュージョン（ＦＤ）３７２を備える。転送トランジスタ３７０は、メモリ３２０に蓄積される電荷をＦＤ３７２に転送する。

転送トランジスタ３８０は、ゲート電極３８１及びＮ型のソース領域／ドレイン領域を備える。転送トランジスタ３８０のゲート電極３８１は、例えば遮光構造物３３２を貫通し、光電変換素子３１０端部と接する。転送トランジスタ３８０は、ＦＤ３７２に蓄積された電荷をメモリ３２０に転送する。

固体撮像素子３も、上述の実施形態１の固体撮像素子１と同様、ＳＯＩ基板を用いて製造される。つまり、ＢＯＸ層の除去後にシリコン層とシリコン基板とをピラーにより繋ぎ止めながら、シリコン基台３０１となるシリコン層の底面および側面に固相拡散を行う。

実施形態３の固体撮像素子３も、光電変換素子３１０の底面から側面へと連続的に配置されるＰＮ接合層３１３またはＰＮ接合層３１３ｎを備えるので、実施形態１と同様の効果を奏する。

［実施形態４］
次に、図８を用いて、実施形態４の電子機器としてのカメラ６００について説明する。図８は、本開示の実施形態４にかかるカメラ６００の構成の一例を示すブロック図である。カメラ６００には、上述の実施形態１の固体撮像素子１等が搭載されている。

図８に示すように、カメラ６００は、撮像デバイス６１０、光学系６２０、駆動回路６３０、及び信号処理回路６４０を備える。

撮像デバイス６１０には、実施形態１～３の固体撮像素子１～３等が適用可能である。

光学系６２０は、撮像デバイス６１０の画素領域に入射光を導く。光学系６２０は、被写体からの入射光を取り込んで、撮像デバイス６１０の撮像面上に結像させるレンズ等である。

駆動回路６３０は、撮像デバイス６１０を駆動する。具体的には、駆動回路６３０は、撮像デバイス６１０内の回路を駆動するスタートパルス及びクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータを有する。そして、駆動回路６３０は、所定のタイミング信号で撮像デバイス６１０を駆動する。

信号処理回路６４０は、撮像デバイス６１０からの出力信号に対して処理を行う。信号処理回路６４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタ等によってハードコピーされる。信号処理回路６４０で処理された映像信号は、液晶ディスプレイ等からなるモニタに動画として映し出される。

カメラ６００に、実施形態１の固体撮像素子１等が搭載されることで、高精度なカメラ６００を実現することができる。

なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。

［その他の実施形態］
上述の実施形態１～３の固体撮像素子１～３等においては、光電変換素子およびメモリがＮ型の半導体領域を含むものとしたが、これに限られない。光電変換素子およびメモリがＰ型の半導体領域を含んでいてもよい。この場合、その他の構成の導電型が適宜、入れ替わる。例えば、光電変換素子およびメモリの周囲に配置されるＰＮ接合層等は、光電変換素子およびメモリの側をＰ^＋型層とし、その外側をＮ^＋型層とすることができる。

なお、本技術は以下のような構成も取ることができる。
（１）
光入射面を有する半導体の基台と、
前記基台の厚さ方向に沿って配置される複数の遮光構造物と、
前記光入射面および前記遮光構造物に囲まれた領域に配置される第１の導電型を有する光電変換素子と、
通常より不純物濃度が高く、前記第１の導電型とは異なる第２の導電型の層と、を備え、
前記第２の導電型の層は、
前記光入射面および前記遮光構造物の前記光電変換素子側に、前記光入射面および前記遮光構造物に沿って連続的に配置される、
固体撮像素子。
（２）
前記第２の導電型の層は固相拡散層である、
前記（１）に記載の固体撮像素子。
（３）
前記光電変換素子はＮ型の導電型を有し、
前記第２の導電型の層はＰ＋型層である、
前記（１）または（２）に記載の固体撮像素子。
（４）
前記複数の遮光構造物が交差する交差部では、前記第２の導電型の層に含まれる不純物の濃度が前記交差部以外での前記第２の導電型の層に含まれる不純物の濃度よりも低い、
前記（１）乃至（３）のいずれか１つに記載の固体撮像素子。
（５）
前記複数の遮光構造物は、前記基台の前記光電変換素子が配置される領域を区画しており、
前記複数の遮光構造物が交差する交差部では、区画された前記領域が前記領域側に窪んだ凹形状となっている、
前記（１）乃至（４）のいずれか１つに記載の固体撮像素子。
（６）
前記光電変換素子よりも不純物濃度が高い第１の導電型の層を備え、
前記第１の導電型の層は、
前記光入射面および前記遮光構造物の前記第２の導電型の層よりも前記光電変換素子側に、前記光入射面および前記遮光構造物に沿って連続的に配置される、
前記（１）乃至（５）のいずれか１つに記載の固体撮像素子。
（７）
前記第１の導電型の層は固相拡散層である、
前記（６）に記載の固体撮像素子。
（８）
前記光電変換素子はＮ型の導電型を有し、
前記第１の導電型の層はＮ＋型層であり、
前記第２の導電型の層はＰ＋型層である、
前記（６）または（７）に記載の固体撮像素子。
（９）
前記第１の導電型の層は、前記第１の導電型の不純物を含み、
前記第２の導電型の層は、前記第１の導電型の不純物と前記第２の導電型の不純物とを含む、
前記（６）乃至（８）のいずれか１つに記載の固体撮像素子。
（１０）
前記複数の遮光構造物が交差する交差部では、前記第１の導電型の層に含まれる不純物の濃度が前記交差部以外での前記第１の導電型の層に含まれる不純物の濃度よりも低い、
前記（６）乃至（９）のいずれか１つに記載の固体撮像素子。
（１１）
前記基台の前記光電変換素子とは重ならない領域の前記光入射面に配置される遮光構造物と、
前記遮光構造物で前記光電変換素子とは隔てられ、前記遮光構造物および前記遮光構造物に囲まれた領域に配置される前記第１の導電型を有する電荷保持部と、を備え、
前記第２の導電型の層は、
前記遮光構造物および前記遮光構造物の前記電荷保持部側に前記遮光構造物および前記遮光構造物に沿って連続的に配置される、
前記（１）に記載の固体撮像素子。
（１２）
前記複数の遮光構造物は、前記基台の前記電荷保持部が配置される領域を区画しており、
前記複数の遮光構造物が交差する交差部では、区画された前記領域が前記領域側に窪んだ凹形状となっている、
前記（１１）に記載の固体撮像素子。
（１３）
前記基台の前記光電変換素子の上方の領域に、前記基台の前記光入射面に沿う方向に配置される遮光構造物と、
前記遮光構造物で前記光電変換素子とは隔てられ、前記遮光構造物および前記遮光構造物に囲まれた領域に配置される前記第１の導電型を有する電荷保持部と、を備える、
前記（１）に記載の固体撮像素子。
（１４）
前記光電変換素子により光電変換されて生じた電荷を電気信号として処理するために転送する転送トランジスタを、前記基台の前記光入射面とは反対側の面に備える、
前記（１）に記載の固体撮像素子。
（１５）
半導体基板上に絶縁層と半導体層とがこの順に配置された積層基板を準備するステップと、
前記半導体層および前記絶縁層を貫通し、前記半導体基板の所定深さまで達するピラーを形成するステップと、
前記半導体層に第１の導電型の不純物を拡散させて第１の導電型の光電変換素子を形成するステップと、
前記半導体層を貫通し、前記ピラーを交点として光電変換素子の形成された領域を区画する複数の溝を形成するステップと、
前記絶縁層を除去するステップと、
前記半導体層の前記溝に露出した側壁および前記半導体層の前記絶縁層が除去されて露出した表面に対して固相拡散を行い、前記半導体層の前記側壁および前記表面から所定深さまで、前記第１の導電型とは異なる第２の導電型の不純物を拡散させるステップと、
前記半導体基板および前記ピラーを除去するステップと、を含む、
固体撮像素子の製造方法。
（１６）
前記第２の導電型の不純物を拡散させるステップの前に、
前記半導体層の前記溝に露出した側壁および前記半導体層の前記絶縁層が除去されて露出した表面に対して固相拡散を行い、前記半導体層の前記側壁および前記表面から前記所定深さを超える深さまで、前記第１の導電型の不純物を拡散させるステップを含む、
前記（１５）に記載の固体撮像素子の製造方法。
（１７）
前記積層基板はＳＯＩ基板である、
前記（１５）または（１６）に記載の固体撮像素子の製造方法。
（１８）
固体撮像素子と、
被写体からの入射光を取り込んで前記固体撮像素子の撮像面上に結像させる光学系と、
前記固体撮像素子からの出力信号に対して処理を行う信号処理回路と、を備え、
前記固体撮像素子は、
光入射面を有する半導体の基台と、
前記基台の厚さ方向に沿って配置される複数の遮光構造物と、
前記光入射面および前記遮光構造物に囲まれた領域に配置される第１の導電型を有する光電変換素子と、
通常より不純物濃度が高く、前記第１の導電型とは異なる第２の導電型の層と、を備え、
前記第２の導電型の層は、
前記光入射面および前記遮光構造物の前記光電変換素子側に、前記光入射面および前記遮光構造物に沿って連続的に配置される、
電子機器。

１，１ａ，２，３ 固体撮像素子
１０，２１０，３１０ 光電変換素子
１１，２１，１１１，１２１，２１１，３１１ Ｎ^＋型層
１２，２２，２１２，３１２ Ｐ^＋型層
１３，２３，１１３，１２３，２１３，３１３ ＰＮ接合層
２０，３２０ メモリ
３１，３２，２３１，３３１ 遮光構造物
３３，２３３，３３２，３３３ 遮光構造物
７０，８０，２７０，３７０，３８０ 転送トランジスタ
１０１，２０１，３０１ シリコン基台

Claims (17)

1. 光入射面を有する半導体の基台と、
   前記基台の厚さ方向に沿って配置される複数の第１の遮光構造物と、
   前記光入射面および前記第１の遮光構造物に囲まれた領域に配置される第１の導電型を有する光電変換素子と、
   通常より不純物濃度が高く、前記第１の導電型とは異なる第２の導電型の層と、を備え、
   前記第２の導電型の層は、
   前記光入射面および前記第１の遮光構造物の前記光電変換素子側に、前記光入射面および前記第１の遮光構造物に沿って連続的に配置され、
   前記複数の第１の遮光構造物が交差する交差部では、前記第２の導電型の層に含まれる不純物の濃度が前記交差部以外での前記第２の導電型の層に含まれる不純物の濃度よりも低い、
   固体撮像素子。
2. 前記第２の導電型の層は固相拡散層である、
   請求項１に記載の固体撮像素子。
3. 前記光電変換素子はＮ型の導電型を有し、
   前記第２の導電型の層はＰ＋型層である、
   請求項１又は２に記載の固体撮像素子。
4. 前記複数の第１の遮光構造物は、前記基台の前記光電変換素子が配置される領域を区画しており、
   前記複数の第１の遮光構造物が交差する交差部では、区画された前記領域が前記領域側に窪んだ凹形状となっている、
   請求項１～３のいずれか１項に記載の固体撮像素子。
5. 光入射面を有する半導体の基台と、
   前記基台の厚さ方向に沿って配置される複数の遮光構造物と、
   前記光入射面および前記遮光構造物に囲まれた領域に配置される第１の導電型を有する光電変換素子と、
   通常より不純物濃度が高く、前記第１の導電型とは異なる第２の導電型の層と、
   前記光電変換素子よりも不純物濃度が高い第１の導電型の層と、
   を備え、
   前記第２の導電型の層は、
   前記光入射面および前記遮光構造物の前記光電変換素子側に、前記光入射面および前記遮光構造物に沿って連続的に配置され、
   前記第１の導電型の層は、
   前記光入射面および前記遮光構造物の前記第２の導電型の層よりも前記光電変換素子側に、前記光入射面および前記遮光構造物に沿って連続的に配置される、
   固体撮像素子。
6. 前記第１の導電型の層は固相拡散層である、
   請求項５に記載の固体撮像素子。
7. 前記光電変換素子はＮ型の導電型を有し、
   前記第１の導電型の層はＮ＋型層であり、
   前記第２の導電型の層はＰ＋型層である、
   請求項５又は６に記載の固体撮像素子。
8. 前記第１の導電型の層は、前記第１の導電型の不純物を含み、
   前記第２の導電型の層は、前記第１の導電型の不純物と前記第２の導電型の不純物とを含む、
   請求項５～７のいずれか１項に記載の固体撮像素子。
9. 前記複数の遮光構造物が交差する交差部では、前記第１の導電型の層に含まれる不純物の濃度が前記交差部以外での前記第１の導電型の層に含まれる不純物の濃度よりも低い、
   請求項５～８のいずれか１項に記載の固体撮像素子。
10. 光入射面を有する半導体の基台と、
    前記基台の厚さ方向に沿って配置される複数の第１の遮光構造物と、
    前記光入射面および前記第１の遮光構造物に囲まれた領域に配置される第１の導電型を有する光電変換素子と、
    通常より不純物濃度が高く、前記第１の導電型とは異なる第２の導電型の層と、
    前記基台の前記光電変換素子とは重ならない領域の前記光入射面に配置される第２の遮光構造物と、
    前記第１の遮光構造物で前記光電変換素子とは隔てられ、前記第２の遮光構造物および前記第１の遮光構造物に囲まれた領域に配置される前記第１の導電型を有する電荷保持部と、
    前記電荷保持部よりも不純物濃度が高い第１の導電型の層と、
    を備え、
    前記第２の導電型の層は、
    前記光入射面および前記第１の遮光構造物の前記光電変換素子側に、前記光入射面および前記第１の遮光構造物に沿って連続的に配置され、且つ、
    前記第２の遮光構造物および前記第１の遮光構造物の前記電荷保持部側に前記第２の遮光構造物および前記第１の遮光構造物に沿って連続的に配置され、
    前記第１の導電型の層は、
    前記第２の遮光構造物および前記第１の遮光構造物の前記第２の導電型の層よりも前記電荷保持部側に、前記第２の遮光構造物および前記第１の遮光構造物に沿って連続的に配置される、
    固体撮像素子。
11. 前記複数の第１の遮光構造物は、前記基台の前記電荷保持部が配置される領域を区画しており、
    前記複数の第１の遮光構造物が交差する交差部では、区画された前記領域が前記領域側に窪んだ凹形状となっている、
    請求項１０に記載の固体撮像素子。
12. 前記基台の前記光電変換素子の上方の領域に、前記基台の前記光入射面に沿う方向に配置される第２の遮光構造物と、
    前記第１の遮光構造物で前記光電変換素子とは隔てられ、前記第２の遮光構造物および前記第１の遮光構造物に囲まれた領域に配置される前記第１の導電型を有する電荷保持部と、を備える、
    請求項１に記載の固体撮像素子。
13. 前記光電変換素子により光電変換されて生じた電荷を電気信号として処理するために転送する転送トランジスタを、前記基台の前記光入射面とは反対側の面に備える、
    請求項１～１２のいずれか１項に記載の固体撮像素子。
14. 半導体基板上に絶縁層と半導体層とがこの順に配置された積層基板を準備するステップと、
    前記半導体層および前記絶縁層を貫通し、前記半導体基板の所定深さまで達するピラーを形成するステップと、
    前記半導体層に第１の導電型の不純物を拡散させて第１の導電型の光電変換素子を形成するステップと、
    前記半導体層を貫通し、前記ピラーを交点として光電変換素子の形成された領域を区画する複数の溝を形成するステップと、
    前記絶縁層を除去するステップと、
    前記半導体層の前記溝に露出した側壁および前記半導体層の前記絶縁層が除去されて露出した表面に対して固相拡散を行い、前記半導体層の前記側壁および前記表面から所定深さまで、前記第１の導電型とは異なる第２の導電型の不純物を拡散させるステップと、
    前記半導体基板および前記ピラーを除去するステップと、を含む、
    固体撮像素子の製造方法。
15. 前記第２の導電型の不純物を拡散させるステップの前に、
    前記半導体層の前記溝に露出した側壁および前記半導体層の前記絶縁層が除去されて露出した表面に対して固相拡散を行い、前記半導体層の前記側壁および前記表面から前記所定深さを超える深さまで、前記第１の導電型の不純物を拡散させるステップを含む、
    請求項１４に記載の固体撮像素子の製造方法。
16. 前記積層基板はＳＯＩ基板である、
    請求項１４又は１５に記載の固体撮像素子の製造方法。
17. 固体撮像素子と、
    被写体からの入射光を取り込んで前記固体撮像素子の撮像面上に結像させる光学系と、
    前記固体撮像素子からの出力信号に対して処理を行う信号処理回路と、を備え、
    前記固体撮像素子は、
    光入射面を有する半導体の基台と、
    前記基台の厚さ方向に沿って配置される複数の遮光構造物と、
    前記光入射面および前記遮光構造物に囲まれた領域に配置される第１の導電型を有する光電変換素子と、
    通常より不純物濃度が高く、前記第１の導電型とは異なる第２の導電型の層と、を備え、
    前記第２の導電型の層は、
    前記光入射面および前記遮光構造物の前記光電変換素子側に、前記光入射面および前記遮光構造物に沿って連続的に配置され、
    前記複数の遮光構造物が交差する交差部では、前記第２の導電型の層に含まれる不純物の濃度が前記交差部以外での前記第２の導電型の層に含まれる不純物の濃度よりも低い
    電子機器。

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