JP6052353B2 - 固体撮像素子および製造方法、並びに電子機器 - Google Patents

Description

本開示は、固体撮像素子および製造方法、並びに電子機器に関し、特に、より良好な画素信号を得ることができるようにした固体撮像素子および製造方法、並びに電子機器に関する。

従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの固体撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。

例えば、CMOSイメージセンサに入射した光は、画素が有するＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷が、転送トランジスタを介してＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、受光量に応じたレベルの画素信号に変換される。

ところで、従来のCMOSイメージセンサでは、一般的に各画素から画素信号を行ごとに順次読み出す方式、いわゆるローリングシャッタ方式が採用されているため、露光タイミングの違いによって画像に歪みが発生することがあった。

そこで、例えば、特許文献１には、画素内に電荷保持部を設けることによって、全ての画素から画素信号を同時に読み出す方式、いわゆるグローバルシャッタ方式を採用し、全画素同時電子シャッタ機能を備えたCMOSイメージセンサが開示されている。グローバルシャッタ方式を採用することにより、露光タイミングが全ての画素で同一になり、画像に歪みが発生することを回避することができる。

ところで、画素内に電荷保持部を設けた構成を採用した場合には、画素レイアウトが制限されてしまうため、開口率が小さくなり、ＰＤの感度が低下したり、ＰＤおよび電荷保持部の容量が低下したりすることが懸念される。さらに、電荷保持中の電荷保持部に光が入射することにより、光学的なノイズが発生することも懸念される。

図１を参照して、電荷保持部に入射する光について説明する。図１には、CMOSイメージセンサが有する１つの画素についての断面的な構成例が示されている。

図１に示すように、画素１１は、半導体基板１２、酸化膜１３、配線層１４、カラーフィルタ層１５、およびオンチップレンズ１６が積層されて構成されている。さらに、半導体基板１２には、ＰＤ１７および電荷保持部１８が形成されており、画素１１において、ＰＤ１７が形成されている領域がＰＤ領域１９とされ、電荷保持部１８が形成されている領域が電荷保持領域２０とされる。また、配線層１４には、ＰＤ１７に対応する領域が開口するような開口部が形成された遮光膜２１が配設されている。

このような構成の画素１１において、オンチップレンズ１６により集光され、カラーフィルタ層１５および配線層１４を透過した光は、酸化膜１３の開口部を通過してＰＤ１７に照射される。ところが、図１において白抜きの矢印で示されるように、斜め方向から光が入射した場合、その光が、ＰＤ１７を通過して、電荷保持領域２０に入射することがある。そして、電荷保持領域２０に入射した光が半導体基板１２の深部において光電変換されて発生した電荷が、電荷保持中の電荷保持部１８に漏れ込むと、光学的なノイズとなってしまう。

また、近年、例えば、特許文献２に開示されているように、裏面照射型のCMOSイメージセンサが開発されている。裏面照射型のCMOSイメージセンサでは、画素内の配線層がセンサの裏側（光が入射する側に対して反対側）に形成することができるため、配線層による入射光のケラレを抑制することができる。

図２には、裏面照射型のCMOSイメージセンサが有する１つの画素についての断面的な構成例が示されている。また、図２において、図１の画素１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。

図２に示すように、画素１１’は、半導体基板１２に対して配線層１４が設けられる半導体基板１２の表面に対して反対側となる裏面（図２の上側を向く面）に対して光が照射される構成となっている。また、画素１１’では、半導体基板１２の裏面側に電荷保持部１８が形成され、半導体基板１２およびカラーフィルタ層１５の間に遮光膜２１を有する遮光層２２が形成されている。

このように構成されている裏面照射型のCMOSイメージセンサの画素１１’では、ＰＤ１７の感度を向上させることができる。しかしながら、電荷保持部１８が半導体基板１２の表面側に形成されるため、つまり、入射光に対しては半導体基板１２の深い領域に形成されるため、電荷保持部１８への光の漏れ込みを防止することは困難であった。

つまり、図２において白抜きの矢印で示されているように、角度を持ってオンチップレンズ１６を通過した光は、ＰＤ領域１９上に形成されている遮光膜２１の開口部を通過して、電荷保持部１８に漏れ込むことがある。そして、電荷保持中の電荷保持部１８に漏れ込むと、光学的なノイズとなってしまう。

特開２００８−１０３６４７号公報 特開２００３−３１７８５号公報

上述したように、画素内に電荷保持部を設けた構成においては、ＰＤが小型化されるためにＰＤの感度が低下するとともに、電荷保持中の電荷保持部に光が漏れ込むことにより光学的なノイズが発生することがあり、良好な画素信号を得ることが困難であった。

本開示は、このような状況に鑑みてなされたものであり、より良好な画素信号を得ることができるようにするものである。

本開示の一側面の固体撮像素子は、第１の不純物領域および第２の不純物領域が形成された半導体基板と、少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部とを備え、少なくとも前記半導体基板の裏面と前記遮光部との間に高誘電率材料膜が積層される。

本開示の一側面の製造方法は、半導体基板に、第１の不純物領域および第２の不純物領域を形成し、少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部を形成し、少なくとも前記半導体基板の裏面と前記遮光部との間に高誘電率材料膜を積層するステップを含む。

本開示の一側面の電子機器は、第１の不純物領域および第２の不純物領域が形成された半導体基板と、少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部とを有し、少なくとも前記半導体基板の裏面と前記遮光部との間に高誘電率材料膜が積層される固体撮像素子を備える。

本開示の一側面においては、半導体基板に、第１の不純物領域および第２の不純物領域
が形成され、少なくとも半導体基板の第１の不純物領域および第２の不純物領域の間の領
域に延在するように埋め込まれる埋め込み部、および、第１の不純物領域に光が入射する
側である半導体基板の裏面側におい第２の不純物領域の少なくとも一部を覆う蓋部を有す
る遮光部により光が遮光される。そして、少なくとも半導体基板の裏面と前記遮光部との間に高誘電率材料膜が積層される。

本開示の一側面によれば、より良好な画素信号を得ることができる。

従来の画素の断面的な構成例を示す図である。 裏面照射型のCMOSイメージセンサにおける従来の画素の断面的な構成例を示す図である。 本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。 画素の構成例を示す回路図である。 画素の平面的な構成例を示す図である。 画素の第１の構成例を示す断面図である。 遮光部の平面的な構成例を示す図である。 第１の工程を説明する図である。 第２の工程を説明する図である。 第３の工程を説明する図である。 第４の工程を説明する図である。 第５の工程を説明する図である。 第６の工程を説明する図である。 第７の工程を説明する図である。 第８の工程を説明する図である。 画素の第２の構成例を示す断面図である。 画素の第２の構成例の変形例を示す断面図である。 遮光部の平面的な構成例を示す図である。 画素の第３の構成例を示す断面図である。 画素の第４の構成例を示す断面図である。 画素の第５の構成例を示す断面図である。 画素の第５の構成例の変形例を示す断面図である。 画素の第６の構成例を示す断面図である。 画素の第７の構成例を示す断面図である。 電子機器に搭載される撮像装置の構成例を示すブロック図である。

以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。

図３は、本技術を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。

図１において、固体撮像素子３１は、CMOS型固体撮像素子であり、画素アレイ部３２、垂直駆動部３３、カラム処理部３４、水平駆動部３５、出力部３６、および駆動制御部３７を備えて構成される。

画素アレイ部３２は、アレイ状に配置された複数の画素４１を有しており、画素４１は、画素４１の行数に応じた複数の水平信号線４２を介して垂直駆動部３３に接続され、画素４１の列数に応じた複数の垂直信号線４３を介してカラム処理部３４に接続されている。即ち、画素アレイ部３２が有する複数の画素４１は、水平信号線４２および垂直信号線４３が交差する点にそれぞれ配置されている。

垂直駆動部３３は、画素アレイ部３２が有する複数の画素４１の行ごとに、それぞれの画素４１を駆動するための駆動信号（転送信号や、選択信号、リセット信号など）を、水平信号線４２を介して順次供給する。

カラム処理部３４は、垂直信号線４３を介して、それぞれの画素４１から出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことで画素信号の信号レベルを抽出し、画素４１の受光量に応じた画素データを取得する。

水平駆動部３５は、画素アレイ部３２が有する複数の画素４１の列ごとに、それぞれの画素４１から取得された画素データをカラム処理部３４から出力させるための駆動信号を、カラム処理部３４に順次供給する。

出力部３６には、水平駆動部３５の駆動信号に従ったタイミングでカラム処理部３４から画素データが供給され、出力部３６は、例えば、その画素データを増幅して、後段の画像処理回路に出力する。

駆動制御部３７は、固体撮像素子３１の内部の各ブロックの駆動を制御する。例えば、駆動制御部３７は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。

図４は、画素４１の構成例を示す回路図である。

図４に示すように、画素４１は、ＰＤ５１、第１の転送トランジスタ５２、第２の転送トランジスタ５３、電荷保持部５４、ＦＤ５５、増幅トランジスタ５６、選択トランジスタ５７、およびリセットトランジスタ５８を備えて構成される。

ＰＤ５１は、画素４１に照射される光を受光して、その光の光量に応じた電荷を発生して蓄積する。

第１の転送トランジスタ５２は、垂直駆動部３３から供給される転送信号に従って駆動し、第１の転送トランジスタ５２がオンになると、ＰＤ５１に蓄積されている電荷が電荷保持部５４に転送される。

第２の転送トランジスタ５３は、垂直駆動部３３から供給される転送信号に従って駆動し、第２の転送トランジスタ５３がオンになると、電荷保持部５４に蓄積されている電荷がＦＤ５５に転送される。

電荷保持部５４は、第１の転送トランジスタ５２を介してＰＤ５１から転送される電荷を蓄積する。

ＦＤ５５は、第２の転送トランジスタ５３と増幅トランジスタ５６のゲート電極との接続点に形成された所定の容量を有する浮遊拡散領域であり、第２の転送トランジスタ５３を介して電荷保持部５４から転送される電荷を蓄積する。

増幅トランジスタ５６は、図示しない電源ＶＤＤに接続されており、ＦＤ５５に蓄積されている電荷に応じたレベルの画素信号を出力する。

選択トランジスタ５７は、垂直駆動部３３から供給される選択信号に従って駆動し、選択トランジスタ５７がオンになると、増幅トランジスタ５６から出力される画素信号が選択トランジスタ５７を介して垂直信号線４３に読み出し可能な状態となる。

リセットトランジスタ５８は、垂直駆動部３３から供給されるリセット信号に従って駆動し、リセットトランジスタ５８がオンになると、ＦＤ５５に蓄積されている電荷が、リセットトランジスタ５８を介して電源ＶＤＤに排出され、ＦＤ５５がリセットされる。

このように構成された画素４１を有する固体撮像素子３１では、グローバルシャッタ方式が採用され、全ての画素４１に対して同時に、ＰＤ５１から電荷保持部５４に電荷を転送することができ、全ての画素４１の露光タイミングを同一にすることができる。これにより、画像に歪みが発生することを回避することができる。

図５は、画素４１の平面的な構成例を示す図である。

図５に示すように、画素４１では、ＰＤ５１、電荷保持部５４、およびＦＤ５５が平面的に配置されている。このように画素４１内に電荷保持部５４が設けられることにより、ＰＤ５１が小面積となるため、ＰＤ５１の感度が低下することが懸念される。そこで、ＰＤ５１の感度を向上させるために、固体撮像素子３１では、裏面照射型となる構造が採用される。

図６は、図５の矢印Ａ−Ａ断面における画素４１の断面的な構成例を示す図であり、図６には、画素４１の第１の構成例が示されている。

図６に示すように、画素４１は、図６の下側から順に、配線層６１、酸化膜６２、半導体基板６３、遮光層６４、カラーフィルタ層６５、およびオンチップレンズ６６が積層されて構成されている。また、画素４１において、半導体基板６３にＰＤ５１が形成されている領域がＰＤ領域６７とされ、半導体基板６３に電荷保持部５４が形成されている領域が電荷保持領域６８とされる。なお、固体撮像素子３１は、半導体基板６３に対して配線層６１が設けられる半導体基板６３の表面に対して反対側となる裏面（図６の上側を向く面）に対して入射光が照射される、いわゆる裏面照射型CMOSイメージセンサである。

配線層６１は、例えば、その下側に配置されている基板支持材（図示せず）により支持されており、半導体基板６３に形成されているＰＤ５１の電荷の読み出しなどを行う複数の配線７１が層間絶縁膜７２に埋め込まれて構成されている。また、配線層６１には、ＰＤ５１および電荷保持部５４の間の領域に、半導体基板６３に対して酸化膜６２を介して、第１の転送トランジスタ５２を構成するゲート電極７３が配置されている。ゲート電極７３に所定の電圧が印加されることにより、ＰＤ５１に蓄積されている電荷が電荷保持部５４に転送される。

酸化膜６２は、絶縁性を備えており、半導体基板６３の表面側を絶縁する。

半導体基板６３には、ＰＤ５１を構成するＮ型領域と、電荷保持部５４を構成するＮ型領域とが形成されている。また、ＰＤ５１および電荷保持部５４の裏面側には表面ピニング層７４−１が形成され、ＰＤ５１および電荷保持部５４の表面側には表面ピニング層７４−２が形成されている。さらに、半導体基板６３には、画素４１と、隣接する他の画素４１とを分離するための画素間分離領域７５が、画素４１の外周を囲うように形成されている。

遮光層６４は、遮光性を有する材料により形成される遮光部７６が、高誘電率材料膜７７に埋め込まれて形成されている。例えば、遮光部７６は、タングステン（Ｗ）や、アルミ（Ａｌ）、銅（Ｃｕ）などの材料により形成され、図示しないＧＮＤに接続されている。高誘電率材料膜７７は、二酸化ケイ素（SiO2）や、酸化ハフニウム（HfO2）、五酸化タンタル（Ta2O5）、二酸化ジルコニウム（ZrO2）などの材料により形成される。

また、遮光部７６は、半導体基板６３を覆うように配置される蓋部７６ａと、ＰＤ５１および電荷保持部５４の周囲を囲うように半導体基板６３に形成される縦溝（図１２のトレンチ部８４）に埋め込まれるように配置される埋め込み部７６ｂとを有して形成される。即ち、蓋部７６ａは、画素４１を構成する各層に対して略平行に形成され、埋め込み部７６ｂは、蓋部７６ａに対して略直交する方向に延在するように所定の深さまで形成されている。

ここで、遮光部７６の埋め込み部７６ｂは、ＰＤ５１および電荷保持部５４の周囲を囲うように画素間分離領域７５に形成されるような構成とする他、例えば、電荷保持部５４の周囲を形成するような構成や、ＰＤ５１および電荷保持部５４の間に形成するような構成としてもよい。即ち、少なくともＰＤ５１および電荷保持部５４の間に埋め込み部７６ｂが形成され、ＰＤ５１および電荷保持部５４が埋め込み部７６ｂにより分離されていればよい。

また、遮光部７６には、ＰＤ５１に光を入射するための開口部７６ｃが形成されている。即ち、図７に示されている遮光部７６の平面的な構成例のように、開口部７６ｃは、ＰＤ５１に対応した領域に形成されており、それ以外の領域は、例えば、電荷保持部５４やＦＤ５５などが形成されている領域は、遮光部７６により遮光されている。

カラーフィルタ層６５では、画素４１ごとに、それぞれ対応する色の光を透過するフィルタが配置されており、例えば、緑色、青色、および赤色の光を透過するフィルタが、いわゆるベイヤー配列で画素４１ごと配置される。

オンチップレンズ６６は、画素４１に入射する入射光をＰＤ５１に集光するための小型のレンズである。

以上のように、画素４１は、少なくともＰＤ５１および電荷保持部５４の間に埋め込み部７６ｂが形成された遮光部７６を有して構成されている。これにより、図６において白抜きの矢印で示されるように、斜め方向から光が入射してＰＤ５１を通過したとしても、埋め込み部７６ｂにより遮光することができるので、電荷保持領域６８に光が漏れ込むことを防止することができる。従って、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。

また、電荷保持部５４の周囲を囲うように埋め込み部７６ｂを構成することで、電荷保持部５４を大きく形成しても光学的なノイズの発生を抑制することができ、電荷保持部５４の飽和容量を十分に確保することができる。つまり、従来の構成では、光学的なノイズの発生を抑制するためには、電荷保持部を小さく形成することが求められていたが、電荷保持部を小さく形成することにより飽和容量が低下してしまう。これに対し、画素４１では、埋め込み部７６ｂにより遮光することによって電荷保持部５４の体積を大きくすることができ、例えば、半導体基板６３の表面近傍から裏面近傍までの領域に形成することができ、飽和容量を十分に確保することができる。

さらに、画素４１においては、裏面照射型となる構造を採用することによってＰＤ５１の感度を向上させることができるので、ＰＤ５１が小面積となることによる感度の低下を回避することができる。

従って、画素４１を有する固体撮像素子３１では、ＰＤ５１が必要な感度を保持しつつ、電荷保持部５４における光学的なノイズの発生を抑制することができ、電荷保持部５４が飽和容量を十分に確保することができる。従って、固体撮像素子３１では、従来よりも、より良好な画素信号を得ることができ、例えば、低照度でもノイズが少なく、かつ、ダイナミックレンジの広い画素信号を得ることができる。

次に、図８乃至図１５を参照して、画素４１を有する固体撮像素子３１の製造方法について説明する。

第１の工程において、図８に示すように、一般的な固体撮像素子の製造方法と同様に、エッチングストッパ層８１を有する半導体基板６３に、高濃度の不純物をイオン注入することで、表面ピニング層７４−２、ＰＤ５１および電荷保持部５４、並びに、表面ピニング層７４−１を形成する。そして、半導体基板６３の表面側に酸化膜６２を積層し、ゲート電極７３を形成した後に、層間絶縁膜７２を所定の厚みで積層するごとに配線７１を形成することで配線層６１が形成される。

第２の工程において、配線層６１の表面側に接着層８２を形成して支持基板８３を貼り合せた後に、図９に示すように、全体を反転し、半導体基板６３の裏面側の面を、物理的研磨法により研磨する。

第３の工程において、半導体基板６３のエッチングストッパ層８１よりも裏面側の層を、ウエットエッチングによりエッチングする。この際、高濃度のｐ型不純物からなるエッチングストッパ層８１によりエッチングをストップさせ、図１０に示すように、エッチングストッパ層８１が露出する。

第４の工程において、エッチングストッパ層８１を除去した後、半導体基板６３の裏面をＣＭＰ（Chemical Mechanical Polishing）法により研磨することにより、図１１に示すように、半導体基板６３の裏面側を薄肉化する。

第５の工程において、半導体基板６３の裏面にレジストを形成した後に、図６に示したような遮光部７６の埋め込み部７６ｂを形成する領域に開口部が形成されるようにレジスト層の露光および現像を行う。そして、そのレジスト層をマスクとしたドライエッチングを行うことにより、図１２に示すようなトレンチ部８４を形成する。

第６の工程において、トレンチ部８４の側面および底面と、半導体基板６３の裏面とに、高誘電率材料膜７７を成膜する。続いて、高誘電率材料膜７７の裏面側から、その裏面側の面とトレンチ部８４の内部とに遮光部７６を成膜する。これにより、図１３に示すように、高誘電率材料膜７７の裏面側に蓋部７６ａが形成され、トレンチ部８４の内部に埋め込み部７６ｂが形成された遮光部７６が形成される。例えば、遮光部７６は、タングステンを材料としてＣＶＤ（Chemical Vapor Deposition）を行うことにより成膜される。

第７の工程において、遮光部７６をドライエッチングで加工することにより、図１４に示すように、開口部７６ｃを開口する。

第８の工程において、例えば、ALD（Atomic Layer Deposition）法を用いて、遮光部７６に対して高誘電率材料膜７７を積層して平坦化する。その後、図１５に示すように、通常の方法を用いて、カラーフィルタ層６５およびオンチップレンズ６６を形成する。

以上のような工程により、画素４１を有する固体撮像素子３１を製造することができる。

次に、図１６を参照して、画素の第２の実施の形態について説明する。

図１６に示されている画素４１Ａは、ＰＤ領域６７および電荷保持領域６８の表面側（配線層６１側）を覆うように表面側遮光部９１が形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。

表面側遮光部９１は、遮光部７６と同様に遮光性を備えており、ＰＤ５１に照射された光が配線層６１へ透過することを防止する。例えば、表面側遮光部９１が設けられていない構成において、ＰＤ５１に照射されて配線層６１へ透過した光が配線層６１内の配線７１において反射され、電荷を保持している電荷保持部５４に入射した場合には、その光により光学的なノイズが発生すると想定される。

従って、表面側遮光部９１を設けることにより、ＰＤ５１に照射された光が配線層６１へ透過することを防止することで、このような光学的なノイズの発生を防止することができ、より良好な画素信号を得ることができる。

次に、図１７および図１８を参照して、画素の第２の実施の形態の変形例について説明する。

図１７に示されている画素４１Ａ’は、電荷保持領域６８の表面側（配線層６１側）を覆うように表面側遮光部９１’が形成されている点で、図１６の画素４１Ａと異なる構成となっており、他の点で、画素４１Ａと共通する構成となっている。なお、以下適宜、画素４１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。

表面側遮光部９１’は、ＰＤ５１に対応する領域に開口部９１ａが形成される一方、図１６の表面側遮光部９１と同様に、電荷保持部５４の表面側を遮光するように形成されている。具体的には、図１８に示すように、表面側遮光部９１’には、ＰＤ５１に対応する領域に開口部９１ａが形成され、また、各種の貫通電極を通過させるための開口部が形成されているが、表面側遮光部９１’は、電荷保持部５４を完全に覆うように形成されている。

このような表面側遮光部９１’を設けることによって、ＰＤ５１に照射された光が配線層６１へ透過しても、配線層６１内の配線７１で反射した光が電荷保持部５４に入射することを防止することができる。従って、光学的なノイズの発生を抑制し、より良好な画素信号を得ることができる。

次に、図１９を参照して、画素の第３の実施の形態について説明する。

図１９に示されている画素４１Ｂは、半導体基板６３の表面側（配線層６１側）から半導体基板６３に埋め込まれるように延在するように配置される埋め込み部を有する遮光部９２が形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。

遮光部９２は、ＰＤ５１および電荷保持部５４の間に設けられる転送領域以外の部分に設けられている。遮光部９２を設けることによって、電荷保持部５４への光の漏れ込みを、さらに防止することができ、光学的なノイズの発生を抑制することができる。

次に、図２０を参照して、画素の第４の実施の形態について説明する。

図２０には、ＦＤ５５が形成されている部分も含む画素４１Ｃの断面図が示されており、画素４１Ｃでは、遮光部７６−１が、ＦＤ５５の周囲を囲うように埋め込み部７６ｂが形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。

図２０に示すように、画素４１Ｃでは、ＦＤ５５を構成するｐ型領域の表面側に、ｎ型のコンタクト領域９３が形成されており、コンタクト領域９３がコンタクト部９４を介して配線７１に接続されている。また、電荷保持部５４およびＦＤ５５の間の領域に、半導体基板６３に対して酸化膜６２を介して、第２の転送トランジスタ５３を構成するゲート電極９５が配置されている。

遮光部７６−１は、半導体基板６３を覆うように配置される蓋部７６ａと、ＰＤ５１、電荷保持部５４、ＦＤ５５の周囲を囲うように半導体基板６３に形成される縦溝に埋め込まれるように配置される埋め込み部７６ｂとを有して形成される。

このように、遮光部７６−１は、埋め込み部７６ｂによりＦＤ５５の周囲も囲うような構成を採用することができ、これによって光学的なノイズの発生をより抑制することができる。

次に、図２１を参照して、画素の第５の実施の形態について説明する。

図２１に示されている画素４１Ｄは、蓋部７６ａおよび埋め込み部７６ｂが分離して遮光部７６−２が形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。

つまり、図６の画素４１では、蓋部７６ａおよび埋め込み部７６ｂが連結するように遮光部７６が形成されている。このように、蓋部７６ａおよび埋め込み部７６ｂが連結されている必要はなく、埋め込み部７６ｂにより斜め方向に入射する光を遮光することができれば、画素４１Ｄのように、蓋部７６ａおよび埋め込み部７６ｂが分離して、その間に隙間が設けられていてもよい。

次に、図２２を参照して、画素の第５の実施の形態の変形例について説明する。

図２２に示されている画素４１Ｄ’は、蓋部７６ａおよび埋め込み部７６ｂの一部が分離して遮光部７６−３が形成されており、ＰＤ５１の外周側に配置される埋め込み部７６ｂ’が、蓋部７６ａと分離される構成となっている。なお、その他の点で、画素４１と共通する構成とされている。

このように、遮光部７６−２は、蓋部７６ａおよび埋め込み部７６ｂが分離して（または、その一部が分離して）形成されるような構成を採用することができ、このような構成においても、電荷保持部５４への光の漏れ込みを防止し、光学的なノイズの発生を抑制することができる。

次に、図２３を参照して、画素の第６の実施の形態について説明する。

図２３に示されている画素４１Ｅは、埋め込み部７６ｂの一部が半導体基板６３を貫通するように遮光部７６−４が形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。

遮光部７６−４は、ＰＤ５１および電荷保持部５４の間の領域以外、即ち、ＰＤ５１から電荷保持部５４へ電荷を転送する転送経路となる領域以外における埋め込み部７６ｂが、半導体基板６３を貫通するように形成されている。即ち、ＰＤ５１および電荷保持部５４の間の領域は、電荷の転送に使用されるために遮光部を形成することはできないが、その領域以外において埋め込み部７６ｂを形成することにより、同一の画素４１ＥのＰＤ５１以外から電荷保持部５４に光が漏れ込むことを効果的に抑制することができる。なお、基板を貫通するように遮光部を形成する方法については、本願出願人により既に出願された特開２０１０−２２６１２６号公報において詳細に開示されている。

次に、図２４を参照して、画素の第７の実施の形態について説明する。

図２４に示されている画素４１Ｆは、縦型電極７３’が形成されている点で、図６の画素４１と異なる構成となっており、他の点で、画素４１と共通する構成となっている。なお、以下適宜、画素４１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。

図２４に示すように、画素４１Ｆは、図６の画素４１が有するゲート電極７３に替えて、第１の転送トランジスタ５２を構成する電極として、配線層６１から半導体基板６３に向かって埋め込まれるように配置された縦型電極７３’を備えて構成される。このような縦型電極７３’を採用することにより、ＰＤ５１から電荷保持部５４への電荷の転送が補助され、より確実に電荷を転送することができる。

また、縦型電極７３’は、半導体基板６３の表面側を掘り込んでトレンチを作成し、スルー膜を形成した後にピンニングを行い、スルー膜を除去して酸化膜６２を成膜した後に形成される。

また、本技術における固体撮像素子３１は、裏面照射型のCMOS型固体撮像素子の他、表面照射型のCMOS型固体撮像素子に適用することができる。この場合、例えば、図１に示されているような構成のCMOSイメージセンサにおいて、ＰＤ１７および電荷保持部１８の間に、遮光膜２１に連結するように略垂直方向に延在し、半導体基板１２に埋め込まれるように配置される遮光膜の埋め込み部が形成される。

なお、固体撮像素子３１では、グローバルシャッタを実現するために電荷保持部５４を設け、ＰＤ５１から電荷保持部５４に同時に電荷を転送する構成としたが、例えば、電荷保持部５４を設けることなく、ＰＤ５１からＦＤ５５に同時に電荷を転送するような構成を採用してもよく、この場合、ＦＤ５５の周囲を囲うように埋め込み部７６ｂが形成される。

また、上述したような構成の固体撮像素子３１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。

図２５は、電子機器に搭載される撮像装置の構成例を示すブロック図である。

図２５に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。

光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。

撮像素子１０３としては、上述したような各構成例および変形例の固体撮像素子３１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。

信号処理回路１０４は、撮像素子１０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。

このように構成されている撮像装置１０１では、撮像素子１０３として、上述したような各構成例および変形例の固体撮像素子３１を適用することにより、より良好な画素信号を得ることができ、従来よりも画質を向上させることができる。

なお、本技術は以下のような構成も取ることができる。
（１）
第１の不純物領域および第２の不純物領域が形成された半導体基板と、
少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部と
を備え、
前記半導体基板の裏面に高誘電率材料膜が積層される
固体撮像素子。
（２）
複数の配線が埋め込まれた配線層をさらに備え、
前記半導体基板に対して前記第１の不純物領域に光が入射する前記半導体基板の裏面に対して反対側となる前記半導体基板の表面に前記配線層が積層される
上記（１）に記載の固体撮像素子。
（３）
前記遮光部が有する埋め込み部は、少なくとも前記第２の不純物領域の周囲を囲うように形成される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記遮光部の前記蓋部には、前記第１の不純物領域に対応する領域の少なくとも一部分に開口部が形成されている
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記遮光部は、前記第１の不純物領域に光が入射する側に対して反対側となる前記半導体基板の表面側において、少なくとも前記第２の不純物領域を覆うように配置される表面側蓋部をさらに有する
上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
前記遮光部の前記表面側蓋部には、前記第１の不純物領域に対応する領域の少なくとも一部分に開口部が形成されている
上記（５）に記載の固体撮像素子。
（７）
前記高誘電率材料膜は、酸化シリコン、酸化ハフニウム、酸化タンタル、または酸化ジルコニウムを材料として形成される
上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
前記第１の不純物領域および前記第２の不純物領域の間に配置される分離領域
をさらに備える上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
前記半導体基板の表面に対して複数のトランジスタが配置される
上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１０）
複数の前記トランジスタは、前記第１の不純物領域に関連付けられた第１の転送トランジスタ、および、前記第２の不純物領域に関連付けられた第２の転送トランジスタを含む
上記（９）に記載の固体撮像素子。
（１１）
複数の前記トランジスタは、フローティングディフュージョンに蓄積されている電荷を排出するように配置されるリセットトランジスタ、および、前記フローティングディフュージョンに蓄積されている電荷に応じた信号を出力することができるように前記フローティングディフュージョンに接続される増幅トランジスタを含む
上記（９）または（１０）に記載の固体撮像素子。
（１２）
複数の前記トランジスタは、前記増幅トランジスタから出力される信号が、選択的に、読み出し可能な状態となるように配置される選択トランジスタをさらに含む
上記（１１）に記載の固体撮像素子。
（１３）
複数の前記トランジスタを駆動する駆動回路
をさらに備える上記（９）から（１２）までのいずれかに記載の固体撮像素子。
（１４）
複数の前記トランジスタが駆動することによって出力される信号に対して相関２重サンプリング処理を施すカラム処理部
をさらに備える上記（１３）に記載の固体撮像素子。
（１５）
複数のトランジスタのうちの、少なくとも１つのトランジスタに接続される信号線が設けられる配線層が、前記半導体基板の表面に積層される
上記（９）から（１４）までのいずれかに記載の固体撮像素子。
（１６）
前記半導体基板の裏面側に設けられるオンチップレンズ
をさらに備える上記（１）から（１５）までのいずれかに記載の固体撮像素子。
（１７）
前記半導体基板の裏面および前記オンチップレンズの間に配置されるカラーフィルタ
をさらに備える上記（１６）に記載の固体撮像素子。
（１８）
前記半導体基板および前記配線層の間に配置される酸化膜
をさらに備える上記（２）から（１７）までのいずれかに記載の固体撮像素子。
（１９）
半導体基板に、第１の不純物領域および第２の不純物領域を形成し、
少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部を形成し、
前記半導体基板の裏面に高誘電率材料膜を積層する
ステップを含む固体撮像素子の製造方法。
（２０）
第１の不純物領域および第２の不純物領域が形成された半導体基板と、
少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部と
を有し、
前記半導体基板の裏面に高誘電率材料膜が積層される
固体撮像素子を備える電子機器。

なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

３１ 固体撮像素子， ４１ 画素， ５１ ＰＤ， ５２ 第１の転送トランジスタ， ５３ 第２の転送トランジスタ， ５４ 電荷保持部， ５５ ＦＤ， ５６ 増幅トランジスタ， ５７ 選択トランジスタ， ５８ リセットトランジスタ， ６１ 配線層， ６２ 酸化膜， ６３ 半導体基板， ６４ 遮光層， ６５ カラーフィルタ層， ６６ オンチップレンズ， ７１ 配線， ７２ 層間絶縁膜， ７３ ゲート電極， ７４ 表面ピニング層， ７５ 画素間分離領域， ７６ 遮光部， ７６ａ 蓋部， ７６ｂ 埋め込み部， ７６ｃ 開口部， ７７ 高誘電率材料膜

Claims (20)

1. 第１の不純物領域および第２の不純物領域が形成された半導体基板と、
   少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部と
   を備え、
   少なくとも前記半導体基板の裏面と前記遮光部との間に高誘電率材料膜が積層される
   固体撮像素子。
2. 複数の配線が埋め込まれた配線層をさらに備え、
   前記半導体基板に対して前記第１の不純物領域に光が入射する前記半導体基板の裏面に対して反対側となる前記半導体基板の表面に前記配線層が積層される
   請求項１に記載の固体撮像素子。
3. 前記遮光部が有する埋め込み部は、少なくとも前記第２の不純物領域の周囲を囲うように形成される
   請求項１に記載の固体撮像素子。
4. 前記遮光部の前記蓋部には、前記第１の不純物領域に対応する領域の少なくとも一部分に開口部が形成されている
   請求項１に記載の固体撮像素子。
5. 前記遮光部は、前記第１の不純物領域に光が入射する側に対して反対側となる前記半導体基板の表面側において、少なくとも前記第２の不純物領域を覆うように配置される表面側蓋部をさらに有する
   請求項１に記載の固体撮像素子。
6. 前記遮光部の前記表面側蓋部には、前記第１の不純物領域に対応する領域の少なくとも一部分に開口部が形成されている
   請求項５に記載の固体撮像素子。
7. 前記高誘電率材料膜は、酸化ハフニウム、酸化タンタル、または酸化ジルコニウムを材料として形成される
   請求項１に記載の固体撮像素子。
8. 前記第１の不純物領域および前記第２の不純物領域の間に配置される分離領域
   をさらに備える請求項１に記載の固体撮像素子。
9. 前記半導体基板の表面に対して複数のトランジスタが配置される
   請求項１に記載の固体撮像素子。
10. 複数の前記トランジスタは、前記第１の不純物領域に関連付けられた第１の転送トランジスタ、および、前記第２の不純物領域に関連付けられた第２の転送トランジスタを含む 請求項９に記載の固体撮像素子。
11. 複数の前記トランジスタは、フローティングディフュージョンに蓄積されている電荷を排出するように配置されるリセットトランジスタ、および、前記フローティングディフュージョンに蓄積されている電荷に応じた信号を出力することができるように前記フローティングディフュージョンに接続される増幅トランジスタを含む
    請求項９に記載の固体撮像素子。
12. 複数の前記トランジスタは、前記増幅トランジスタから出力される信号が、選択的に、読み出し可能な状態となるように配置される選択トランジスタをさらに含む
    請求項１１に記載の固体撮像素子。
13. 複数の前記トランジスタを駆動する駆動回路
    をさらに備える請求項９に記載の固体撮像素子。
14. 複数の前記トランジスタが駆動することによって出力される信号に対して相関２重サンプリング処理を施すカラム処理部
    をさらに備える請求項１３に記載の固体撮像素子。
15. 複数のトランジスタのうちの、少なくとも１つのトランジスタに接続される信号線が設けられる配線層が、前記半導体基板の表面に積層される
    請求項９に記載の固体撮像素子。
16. 前記半導体基板の裏面側に設けられるオンチップレンズ
    をさらに備える請求項１に記載の固体撮像素子。
17. 前記半導体基板の裏面および前記オンチップレンズの間に配置されるカラーフィルタ
    をさらに備える請求項１６に記載の固体撮像素子。
18. 前記半導体基板および前記配線層の間に配置される酸化膜
    をさらに備える請求項２に記載の固体撮像素子。
19. 半導体基板に、第１の不純物領域および第２の不純物領域を形成し、
    少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部を形成し、
    少なくとも前記半導体基板の裏面と前記遮光部との間に高誘電率材料膜を積層する
    ステップを含む固体撮像素子の製造方法。
20. 第１の不純物領域および第２の不純物領域が形成された半導体基板と、
    少なくとも前記半導体基板の前記第１の不純物領域および前記第２の不純物領域の間の領域に延在するように埋め込まれる埋め込み部、および、前記第１の不純物領域に光が入射する側である前記半導体基板の裏面側において前記第２の不純物領域の少なくとも一部を覆う蓋部を有する遮光部と
    を有し、
    少なくとも前記半導体基板の裏面と前記遮光部との間に高誘電率材料膜が積層される
    固体撮像素子を備える電子機器。

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